Proiect SCID 2017 [611935]

Proiect SCID 2017

Să se implementeze automatul de stare aa folosind s și c. Automatul de stare este comandat de
un semnal de tact obținut prin divizarea unui semnal de 1GHz la ddd.

Fiecare student: [anonimizat]:

 aa indică automatul de stare
 s indică circuitul secvențial folosit după cum urmează:
1. numărător 7490
2. numărător 74142
3. numărător 4017B
4. numărător 4017
5. registru de deplasare 4035
6. registru de deplasare 40149
7. registru de deplasare 40104
 c indică implementarea circuitului combinațional după cum urmează:
1. porți logice
2. mux2:1 și porți logice
3. NUMAI mux2:1
4. mux4:1 și NUMAI porți ȘI-NU
5. memorie 8×4
 ddd indică factorul de divizare al divizorului de frecvență
Numărătoare:

Decade Counter Circuit: Truth Table, D Flip Flop, Diagram

7490: http://www.applelogic.org/files/74LS90.pdf
74142: http://chronix.pl/download/74142.pdf
4017B: http://pdf1.alldatasheet.com/datasheet-pdf/view/133623/ETC1/HCF4017B-HCF4022B.html
4017: http://assets.nexperia.com/documents/data-sheet/74HC_HCT4017.pdf
Registre de deplasare

Shift Registers – Types And Applications

4035: http://www.electroniccircuits.gr/files/CD4035.pdf
40194: http://www.datasheetcatalog.com/datasheets_pdf/H/C/F/4/HCF40104BEY.shtml
40104: http://www.datasheetcatalog.com/datasheets_pdf/H/C/F/4/HCF40104BEY.shtml

000 001 010
111 110 100a a
a bb
b000 100 110
111 011 001a a
a bb
b
000 001 011
111 110 101a b
a b
bb
b000 111 011
110 101 001a b
a b
bb
b
000 001 010
110 101 011a b
a a b000 001 011
010 110 101a b
a a b
000 001 100
111 110 101a b
a a a
ab
a111 110 011
000 100 001a b
a a a
ab
a
001 010 011
111 110 101a
b b
ba
b
a101 010 011
110 111 001a
b b
ba
b
a1. 2.
3. 4.
5. 6.
7. 8.
9. 10.

Rezolvarea proiectului presupune:
1) Rezolvarea problemei: tabel de adevăr + schemă electrică,
2) Descrierea automatului de stare în VHDL, conform diagramei bloc:

Circuit secventialCircuit combinationala
b
Divizor1 GHzOut3b
3b 3b3b

Automatul de stare trebuie să fie un modul VHDL cu 3 intrări (intrarea semnalului de tact de 1
GHz și variabilele a și b) și o ieșire (vector pe 3 biți). Implementarea automatului de stare se va
face în felul următor:
 Arhitectura automatului (interconectarea modulelor) se descrie structural
 Modulele (numărător/registru) se descriu comportamental conform foii de catalog
 Metoda de implementare a divizorului de frecvență este la alegerea fiecărui student
 Fiecare modul VHDL trebuie să fie însoțit de un modul de test care să demonstreze
funcționarea acestuia

Susținerea proiectelor va avea loc la ultima ședința de proiect.

Important!!! Fiecare student: [anonimizat], conform
orarului oficial.

Susținerea presupune demonstrarea prin simulare a funcționării proiectului. Cerințe minimale
pentru acceptarea proiectului:
 Fișierele sursă VHDL să nu dea erori la compilare,
 Proiectul să nu de erori la simulare,
 Fiecare modul VHDL creat trebuie simulat cu un circuit de test propriu,
 Fiecare simulare trebuie să fie explicată de către student,
 Proiectul trebuie să fie însoțit de o documentație.
Structura documentației (maxim!!!!!!!!!!!!! 5 pagini):
1) Foaie de capăt,
2) Cuprins,
3) Enunțul problemei,
4) Rezolvarea problemei: tabel de adevăr + schemă electrică,
5) Ierarhia proiectului VHDL (schematic),

6) Rezultate de simulare (doar automatul, sau în caz că automatul nu este funcțional,
modului cel mai înalt în ierarhie),
7) Concluzii,
8) Bibliografie/referințe.

*Proiecte cu finalizare practică:
 Se acceptă echipe de 2 studenți
 Proiectele depășesc semestrul, pentru SCID se va evalua componența digitală
 Proiectele pot fi propuse pentru SSET, Novice Insights, Practică de vară, etc.

1. Pedometru digital cu validare prin EMG
2. Sistem portabil de monitorizare a EKG
3. Puls-oximetru digital
4. etc.