CURS 5 Decodificatoare, demultiplexoare, multiplexoare [628442]

CURS 5 – Decodificatoare, demultiplexoare, multiplexoare
ȘL.drd.ing. PREDU ȘCĂ GABRIEL 4-1
CODIFICATOARE, DECODIFICATOARE,
DEMULTIPLEXOARE, MULTIPLEXOARE

5.1 CODIFICATOARE

Forma redus ă, sau cea minim ă, a funcției unui circuit combina țional este fie o sum ă de
produse, fie un produs de sume. Aceste forme pot fi implementate pe organiz ări cu dou ă
niveluri de NAD-OR ( NAND-NAND) sau OR-AND (N OR-NOR). În consecin ță, este normal
ca pentru implementarea unei func ții reduse, sau minime, s ă se apeleze la ac ele structuri, pe
două nivele, deja realizate. Pentru toate circuitele combina ționale prezentate în continuare se
va urmări măsura în care acestea pot fi un s uport pentru implementarea de func ții logice pe
două niveluri.
Funcția de codificare const ă într-o translatare de lim baj. Particularizând aceast ă foarte
generală definiție, o codificare în binar const ă într-o aplica ție de pe o mul țime cu n elemente
disjuncte într-o mul țime de cuvinte binare cu o lungime de m bi ți; m = [log
2n] biți, 2m≥n
(simbolul [ ] denot ă cel mai mic num ăr întreg egal sau mai mare decât num ărul din interiorul
simbolului). Deci, circuit codificato r, CD, este caracterizat de n intr ări și m ieșiri, notat
simbolic CD n:m. Aplica ția realizat ă de circuitul codificator este injectiv ă, adică fiecărei
intrări active, din cele n, îi cores punde doar un singur cuvânt de ie șire cu lungimea de m bi ți.
Un exemplu îl constituie codi ficatorul zecimal-binar la a c ărui intrare se aplic ă datele
în sistem zecimal (m=10), iar la ie șire apar datele codificate în binar (n=4) conform tabelului
următor.

Linie de
cuvânt x0 x1 x2 x3 x4 x5 x6 x7 x8 x9 y3 y2 y1 y0
W0 1 0 0 0 0 0 0 0 0 0 0 0 0 0
W1 0 1 0 0 0 0 0 0 0 0 0 0 0 1
W2 0 0 1 0 0 0 0 0 0 0 0 1 0
W3 0 0 0 1 0 0 0 0 0 0 0 0 1 1
W4 0 0 0 0 1 0 0 0 0 0 0 1 0 0
W5 0 0 0 0 0 1 0 0 0 0 0 1 0 1
W6 0 0 0 0 0 0 1 0 0 0 0 1 1 0
W7 0 0 0 0 0 0 0 1 0 0 0 1 1 1
W8 0 0 0 0 0 0 0 0 1 0 1 0 0 0
W9 0 0 0 0 0 0 0 0 0 1 1 0 0 1

Num ărul cuvintelor generate la ie șirea codificatorului este egal cu num ărul intrărilor
sau liniilor de cuvânt W m de la intrare. În cazul exempl ului de mai sus m=10, prin W m
notându-se linia de cuvânt activat ă (activ în 1); de exemplu W 2 corespunde activ ării liniei
(cuvântului de intrar e) când variabilei x 2 i se dă valoarea 1, la fel W 3 când x 3=1 etc. din
tabelul de adev ăr se vede c ă la cele 4 ie șiri se obțin funcțiile y 0, y1, y2, y3 care exprim ă codul
binar determinate de rela țiile logice:

CURS 5 – Decodificatoare, demultiplexoare, multiplexoare
ȘL.drd.ing. PREDU ȘCĂ GABRIEL 4-29 8 37 6 5 4 27 6 3 2 19 7 5 3 1 0
W WyW W W W yW W W WyW W W W W y
+=+++=+++=++++=

ceea ce indic ă faptul că circuitul codificator poate fi realizat cu por ți SAU.

În cazul general de codificare a n elemente, pr in activarea în 1 logi c, pe cuvinte binare
cu lungimea de m bi ți circuitul codificator const ă în m por ți OR cu maximum n intr ări, iar
când intrările W i sunt active în 0 logic codifica torul este structurat din m por ți NAND cu
maxim n intr ări.
Observa ția important ă care rezult ă din aceast ă implementare este: codificatorul este
implementat pe un nivel OR sau opera ția de codificare este o func ție logică OR.
Analizând implementarea CD apar dou ă deficiențe. Prima, la ie șire nu se poate face
distincție între cazul când cuvântul de cod pe ie șire are valoarea y 3y2y1y0 = 0000, datorit ă
faptului c ă nu s-a activat nici o intrare, sa u cazul când s-a activat intrarea W 0. Se poate face
distincție între cele dou ă cazuri dac ă se genereaz ă un semnal de ie șire, cod de validare (CV),
care semnalizeaz ă cod valid CV=1, respectiv cod i nvalid CV=0. Citirea unui cod invalid
CV=0 apare numai atunci când nu este activat ă nici o intrare și este citit un cod corect când
una din intr ările W i este activat ă, deci rezult ă ecuația logică:

9 8 7 6 5 4 3 2 1 0 W W W W W W W W W W CV +++++++++=

A doua deficien ță constă în faptul c ă CD func ționează corect numai când o singur ă
intrare este activat ă, de exemplu la activarea simultan ă a intrărilor W 3 și W 4 cuvântul de cod
generat este 0111 (incorect!), care ar corespunde aplic ării cifrei 7 dar intrarea W 7 nu a fost
activată ci doar W 3 și W 4. Ca circuit codificator DEC/BCD, obtenabil comercial, exist ă
circuitul integrat 74xx147.

CURS 5 – Decodificatoare, demultiplexoare, multiplexoare
ȘL.drd.ing. PREDU ȘCĂ GABRIEL 4-35.2 DECODIFICATOARE

Funcția de decodificare este o aplica ție de pe mul țimea de 2n cuvinte binare într-o
mulțime de 2n elemente distincte, prin decodificarea fiec ărui cuvânt binar cu lungimea de n
biți i se asigneaz ă un element distinct. Deci, func ția de decodificare apare ca aplica ția inversă
celei de codificare (ce asigneaz ă unui element dintr-o mul țime de 2n elemente distincte un
cuvânt de cod). Circuitul care modeleaz ă funcția de decodificare este notat ă cu DCD n:2n
deoarece prezint ă n intrări (un cuvânt de intr are cu lungimea de n bi ți) și 2n ieșiri (distincte).
Funcția circuitului decodificator BCD/zecimal este de a transforma semnalele de
intrare din codul BCD în semnale exprimate în cod zecimal (1 din 10). Semnalele de intrare
exprimate în cod BCD de 4 bi ți reprezint numere de la 0 la 9. Prin urmare, la ie șire trebuie s ă
existe 10 semnale, fiecare reac ționând la una din cele 10 combina ții posibile aplicate la
intrare. Fiecare ie șire poate s ă treacă în 1 când î și recunoaște combina ția prevăzută la intrare,
caz în care presupunem c ă decodorul are ie șiri active pe 1 . La alte circuite semnalizarea
combinației recunoscute se poate face prin zero și în acest caz spunem c ă decodificatorul are
ieșirile active pe 0 .
Structura intern ă a unui DCD este (figura 5.1):

5.2.1 Decodificatorul cu ie șiri active pe 1

Simbolul logic al acestui decodor es te prezentat în figura 4, iar func ția îndeplinit ă de
acesta, în tabelul 5.1.

Tabelul 5.1
A B C D y 0 y1 y 2 y 9 Observație
0 0 0 0 1 0 0 … 0 y 0 este activ
0 0 0 1 0 1 0 … 0 y 1 este activ
0 0 1 0 0 0 1 … 0 y 2 este activ
. . . . . . . . . .
1 0 0 1 0 0 0 … 1 y 9 este activ
1 0 1 0 0 0 0 … 0 ie șirile
. . . . . . . . . sunt
1 1 1 1 0 0 0 … 0 inactive 7442A15
14
13
121
2
3
4
5
6
7
9
10
11A
BCDY0
Y1Y2Y3Y4Y5Y6Y7Y8Y9
Figura 5.2 7404
1 2b
74041 274041 2
74101
12 2
13f2=(a'bc')'74101
12 2
13c
f0=(a'b'c')'
f3=(abc)'74101
12 2
13a
74101
12 2
13
f1=(a'b'c)'
Figura 5.1

CURS 5 – Decodificatoare, demultiplexoare, multiplexoare
ȘL.drd.ing. PREDU ȘCĂ GABRIEL 4-4Relațiile logice între intr ări și ieșiri rezultă din tabelul de adev ăr:

DCBA P y…….DCBA P yDCBA P y
9 91 10 0
⋅⋅⋅==⋅⋅⋅==⋅⋅⋅==
(5.1)

Se observ ă că la fiecare ie șire rezultă unul din primii 10 termeni P ai func ției având
variabilele A, B, C, D, adic ă:

9,…,0i ,P yi i== (5.2)

5.2.2 Decodificatorul cu ie șiri active pe 0

Simbolul logic al acestui decodor este prezentat în figura 5.3, iar func ția îndeplinit ă de
acesta, în tabelul 5.2.

Tabelul 5.2
A B C D y 0 y1 y 2 y 9 Observație
0 0 0 0 0 1 1 … 1 y 0 este activ
0 0 0 1 1 0 1 … 1 y 1 este activ
0 0 1 0 1 1 0 … 1 y 2 este activ
. . . . . . . . . .
1 0 0 1 1 1 1 … 0 y 9 este activ
1 0 1 0 1 1 1 … 1 ie șirile
. . . . . . . . . sunt
1 1 1 1 1 1 1 … 1 inactive

Relațiile logice între intr ări și ieșiri rezultă din tabelul de adev ăr:

DCBA S y…….DCBA S yDCBA S y
9 91 10 0
+++==+++==+++==
(5.3)

În general fiecare ie șire reprezint ă un termen ca nonic S, în func ție de variabilele logice
A, B, C, D:

9,…,0i ,S yi i== (5.4)

Figura 5.3 7442A15
14
13
121
2
3
4
5
6
7
9
10
11A
BCDY0
Y1Y2Y3Y4Y5Y6Y7Y8Y9

CURS 5 – Decodificatoare, demultiplexoare, multiplexoare
ȘL.drd.ing. PREDU ȘCĂ GABRIEL 4-5
Exemplul 1. Să se implementeze cu DCD circuitul descris de func ția:

5 3 1 0 PPPPF +++=

Pentru implementarea func ție cu DCD cu ie șirile active pe 0 se aplic ă ecuațiile lui
de Morgan:

53105 3 1 0 PPPP PPPPF =+++=

Circuitul corespunz ător este:

5.3 DEMULTIPLEXOR (DMUX)
În multe aplica ții este util ca func ționarea circuitului DCD s ă poată fi permis ă sau
inhibată printr-o intrare suplimentar ă
Enable –intrare de validare. Func ția de validare se poate
obține introducând câte o intrare suplimentar ă la porțile DCD. Structura intern ă a unui
DMUX este cea din figura 5.4:

Demultiplexorul permite transmiterea datelor de pe o cale de intrare, pe una din c ăile
de ieșire; selectarea unei anumite c ăi de ieșire se face prin aplica rea codului (cuvântului) f3=P3*E6
51
2
3
4 7A
BY0
Y1Y2Y3Ef0=P0*E
f2=P2*E
Intrare de DATEf1=P1*E
f1=P1*E
f3=P3*E74111
12 2
137404
1 2
f0=P0*Ea
74111
12 2
13E b
74041 2
74111
12 2
13
74111
12 2
13f2=P2*E
Figura 5.4 A
C13
12
111
2
3
4
5
6
7
9 10A
BCY0
Y1Y2Y3Y4Y5Y6Y7E'
F
742261
2
4
5B

CURS 5 – Decodificatoare, demultiplexoare, multiplexoare
ȘL.drd.ing. PREDU ȘCĂ GABRIEL 4-6corespunz ător la intr ările A, B care în acest caz devin intr ări de adres ă sau de selec ție. Tabela
de adevăr corespunz ătoare circuitului este:

A B f 0f1 f 2 f 3
0 0 E 0 0 0
0 1 0 E 0 0
1 0 0 0 E 0
1 1 0 0 0 E
DMUX poate fi folosit ca DCD dac ă intrarea de date se pune pe 0.

Exemplul 2. Să se implementeze circuitul logic cu dou ă ieșiri descris de tabelul de
adevăr de mai jos, utilizând DMUX și porți adecvate:

A B C F 1 F2
0 0 0 1 1
0 0 1 1 0
0 1 0 0 0
0 1 1 1 0
1 0 0 1 1
1 0 1 0 0
1 1 0 1 1
1 1 1 1 0

Funcția F 1 este: 7 6 3 1 0 1 PPPPPF ++++=

Se observ ă că funcția mai poate fi scris ă și sub forma: 521 PPF=

Funcția F 2 este: 6 4 0 2 PPP F ++= rezultă aplicând teorema lui de Morgan:
6402 PPP F=

Circuitul este:

5.4 MULTIPLEXORUL (MUX)

Multiplexorul este un CLC care permite transmiterea datelor de la una din cele m căi
de intrare la o cale unic ă de ieșire. Selectarea c ăii de intrare se face prin intermediul unui
cuvânt binar de selec ție cu n biți. Între m și n există relația m=2n. U10A
74101
12 2
13C
1F1U8A
74081
23A 13
12
111
2
3
4
5
6
7
9 10A
BCY0
Y1Y2Y3Y4Y5Y6Y7E'
B
F2

CURS 5 – Decodificatoare, demultiplexoare, multiplexoare
ȘL.drd.ing. PREDU ȘCĂ GABRIEL 4-7Simbolul circuitului este:

a cărui funcție logică este:

0 2n1n1202n1n22 0 2n1n12S…SSI…S…SSI S…SSI WN N N −−− −−− −−−++ + = (5.5)

Prin configura țiile binare S n-1…S 0 este selectat ă la ieșire valoarea de pe una din
intrările I i. În cazul particular n=3 circuitul es te cel de mai jos, descris de func ția:

E)SSSISSSI SSSISSSI SSSI SSSI SSSI SSSI( W
0120121012201230124 01250126 0127
⋅ ++ ++ + + + + = (5.6)

Structura intern ă este:
nj
kf− nj
if−
S0 Sn-1
Sn-2 I0 I2n
-1
x0 xn-1
xn-2 Circuit universal
W
n
if
Figura 5.5
S0 S2
S1 I0 I 7
MUX
W I 6 I 5 I 4 I 3 I 2 I 1
E’
Figura 5.6

CURS 5 – Decodificatoare, demultiplexoare, multiplexoare
ȘL.drd.ing. PREDU ȘCĂ GABRIEL 4-8
Intrarea suplimentar ă E permite activarea ( 0=E ) sau inactivarea ( 1=E ) comandat ă
a circuitului. Inversoarele de pe intr ările de selec ție și de pe intr ările de validare a func ționării
(E) au fost introduse pentru a nu cre ște fan-out-ul circuitelor ce comand ă aceste intr ări.
Fan–out -ul unui circuit reprezint ă numărul maxim de circuite, realizate în tehnologie
identică, pe care un astfel de ci rcuit le poate comanda f ără ca semnalul la ie șire să se alterneze
a.î. să-și piardă semnifica ția.
Fan–in -ul unui circuit reprezint ă numărul de intr ări pe care acesta îl posed ă.

I3
7440
1245
6 374041 2
74041 2I7
S174041 2
S1
E'I0
7440
1245
6 374041 2
7440
1245
6 3I4
74041 2
74041 274041 2S2I6
7440
1245
6 3I5 I1
7440
1245
6 3
U20A
743212
3I2
7440
1245
6 3
7440
1245
6 3
7440
1245
6 3
Figura 5.7

CURS 5 – Decodificatoare, demultiplexoare, multiplexoare
ȘL.drd.ing. PREDU ȘCĂ GABRIEL 4-9
Exemplul 3. Proiectarea unui sumator complet . Un circuit XOR realizeaz ă suma
modulo doi. Un sumator complet este reprezentat în schema de mai jos (figura 5.8) și este
definit de tabela de adev ăr:
Unde: A și B sunt cele dou ă numere de câte un bit, C este dep ășirea (Carry) de la
ordinul anterior, S este suma binar ă iar C
out depășirea către ordinul binar urm ător.
Ecuațiile ce descriu circuitul sumator sunt urm ătoarele:

CB AS ⊕⊕=
()()BC CBA BC CBA AC BC AB Cout +⊕=++=++=

Astfel încât circuitul XOR pentru CB⊕ poate fi folosit pentru implementarea
ambelor func ții, minimizându-se astfel efortul global. Rezult ă circuitul din figura 4.9:

Pentru evitarea unui efect dezastruos în func ționare la mare vitez ă, se aplică teorema
lui de Morgan, ob ținând:
() BAABC Cout⊕= și circuitul corespunz ător reprezentat în
figura 5.10.
C B A S Cout
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1 B
Σ A
C
S Cout
Figura 5.8
CoutB
74136
12
37409
12
37409
12
3C
U23A
743212
3A74136
12
3
S
Figura 5.9 S74136
12
3
Cout7401
23
17401
23
1B
74136
12
37401
23
1CA
Figura 5.10

CURS 5 – Decodificatoare, demultiplexoare, multiplexoare
ȘL.drd.ing. PREDU ȘCĂ GABRIEL 4-10 Implementarea sumatorului complet cu ajutorul MUX-urilor. Pentru implementarea cu
MUX 8:1 se folosesc 2 MUX, unde pe intr ările I i au fost aplicate direct valorile ce rezult ă
din tabelul de adev ăr:

Tot de la tabela de adev ăr se construie ște și soluția pentru implementare cu MUX
4:1 aplicându-se pe acelea și intrări funcții de o variabil ă ce se determin ă grupând în ordine
câte două linii din tabelul de adev ăr. Astfel, pentru C=B=0 (primele dou ă linii în tabel) se
observă că S=A, pentru C=0 și B=1 (urm ătoarele dou ă linii în tabel)
AS= ș.a.m.d. Rezult ă
circuitul din figura 5.12.

C B A S Cout
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1 C B S Cout
0 0 A 0
0 1 A A
1 0 A A
1 1 A 1 C B A S Cout
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1

ACout
B
CU25
742514
3
2
1
15
13
12
11
10
95
67
14D0
D1D2D3
D4
D6
D7
A
B
CY
WG
D51 18
U25
742514
3
2
1
15
13
12
11
10
95
67
14D0
D1
D2
D3D4
D6
D7
A
B
CY
WG
D5SVCC
Figura 5.11 U27A
74041 2
U26
741537
914
2
1
6
5
4
3
15
10
11
12
13ZA
ZBS0
S1
EA
I0A
I1AI2AI3A
EB
I0B
I1BI2BI3BCout
VCCB
S1 18CA
Figura 5.12

CURS 5 – Decodificatoare, demultiplexoare, multiplexoare
ȘL.drd.ing. PREDU ȘCĂ GABRIEL 4-11

Exemplul 4. Să se implementeze cu MUX 8:1 circuitul care indic ă numărul par de
zerouri într-o combina ție binară de 4 biți. Funcția se prezint ă în tabelul urm ător.

A B C D F
0 0 0 0 1
0 0 0 1 0
0 0 1 0 0
0 0 1 1 1
0 1 0 0 0
0 1 0 1 1
0 1 1 0 1
0 1 1 1 0
1 0 0 0 0
1 0 0 1 1
1 0 1 0 1
1 0 1 1 0
1 1 0 0 1
1 1 0 1 0
1 1 1 0 0
1 1 1 1 1

5.5 EXTINDEREA CAPACIT ĂȚII DE MULTIPLEXARE ȘI DEMULTIPLEXARE

Una din ra țiunile ce st ă la baza introducerii semnalului E, care permite activarea unui
MUX, DMUX sau unui alt circuit, este legat de extinderea capacit ății lor de lucru. Cu alte
cuvinte, dispunând de circuite de o anumit ă dimensiune s ă se poată construi un circuit cu
aceeași funcție dar de dimensiuni mai mari.

Extinderea capacit ății de multiplexare la 32 utilizând MUX 4:1. Ținând cont de faptul ca
avem de multiplexat 32 de canale, vom avea nevoie de 5 variabile de intrare. Pentru implementare cu MUX 4:1 vom avem nevoie de 8 MUX 4:1 și un MUX 8:1. Interconectarea
se face conform reprezent ării din figura 5.13.
A
B
C S2
S1
S0I7I6I5I4I3I2I1I0
MUX
0 E
Y
FD A B C F
0 0 0 D
0 0 1 D
0 1 0 D
0 1 1 D
1 0 0 D
1 0 1 D
1 1 0 D
1 1 1 D

CURS 5 – Decodificatoare, demultiplexoare, multiplexoare
ȘL.drd.ing. PREDU ȘCĂ GABRIEL 4-12

Modul de func ționare este evident. Spre exemplu, dac ă S
4S3S2S1S0=11010, atunci
intrarea I 6 de la MUX este transferat ă la ieșire. Pe aceast ă intrare este aplicat ă ieșirea de la
MUX 6 pe care se afl ă valoarea de pe intrarea I 2 a acestuia. Deci la ie șirea MUX-ului extins se
află valoarea de pe intrarea I 26.

Extinderea capacit ății de demultiplexare la 32 utilizând DMUX 4:1. Ținând cont de faptul
ca avem de demultiplexat 32 de canale, vom avea nevoie de 5 variabile de intrare. Pentru implementare cu DMUX 4:1 vom avem nevoie de 8 DMUX 4:1 și un DMUX 8:1.
Interconectarea se face conform reprezent ării din figura 5.14.

I6
MUX 1
S3S4I0
I24
MUX 0 MUX 7I28
MUX 6S1
EN9
0
1M_1
4
>>>>>>>>1
234
<<<<<<<<MUX/ DX
9>
<><
74HC40526
10
9
12
14
15
11
1
5
2
4313
S2EN9
0
1M_1
4
>>>>>>>>1
234
<<<<<<<<MUX/ DX
9>
<><
74HC40526
10
9
12
14
15
11
1
5
2
4313
I3E'
I29I2
I7I1
U25
742514
3
2
1
15
13
12
11
10
95
67
14D0
D1D2D3D4
D6
D7
A
BCY
WG
D5
I27I25I5
I30
I31I26S0
I4
Figura 5.13
EN9
0
1M_1
4
>>>>>>>>1
234
<<<<<<<<MUX/ DX
9>
<><6
10
9
12
14
15
11
1
5
2
4313O'27EN9
0
1M_1
4
>>>>>>>>1
234
<<<<<<<<MUX/ DX
9>
<><6
10
9
12
14
15
11
1
5
2
4313
O'2O'7O'24
O'6
S0
O'4O'28
O'0E'
S11
2
3
4
5
6
7
915
14
13
12Y0
Y1Y2Y3Y4Y5Y6Y7A
BCE'
O'29
O'1O'26
O'25O'31
O'30S3
S4
O'5
O'3S2
Figura 5.14