Sursa DE Date Digitale

CUPRINS:

Introducere……………………………………………………………..1

Construcția centralei digitale………………………………………….3

Schema bloc a centralei telefonice……………………………….3

Structura unității de racordare abonați……………………………4

Interfața de abonat………………………………………………6

Schema bloc a interfeței de abonat………………………..6

Funcțiunile interfeței de abonat……………………………7

Circuitul SLIC, semnalizări pe linia de abonat……………8

Circuitul hibrid……………………………………………11

Codecul……………………………………………………12

Circuitul Time Slot Asigner (TSA) programabil…………15

Semnalele de tact în centrala digitală. ST-BUS…………………..15

2.4.1. Necesitatea introducerii semnalelor ST-BUS……………..15

2.4.2. Semnalele ST-BUS………………………………………..16

2.4.3. Semnalul de tact……………………………………………17

2.4.4. Semnalul de aliniere pentru ST-BUS la 2048 Mbit/s….…..17

2.4.5. Fluxul de date………………………………………….…..17

3. Portul paralel…………………………………………………………..18

3.1. Istoric………………………………………………………………18

3.2. Portul paralel standard…………………………………………….19

3.3. Moduri de transfer…………………………………………………22

3.3.1. Modul Compatibil………………………………………….23

3.3.2. Modul Nibble……………………………………………….24

3.3.3. Modul Byte…………………………………………………25

3.3.4. Modul EPP…………………………………………………25

3.3.5. Modul ECP…………………………………………………26

3.4. Intrefața electrică…………………………………………………27

3.5. Interfata mecanică………………………………………………..28

4. Memoria SRAM………………………………………………………..29

4.1. Noțiuni generale…………………………………………………..29

4.2. Clasificarea memoriei SRAM…………………………………….30

4.3. Realizarea unei celule de memorie………………………………30

4.4. Construcția unei memorii SRAM………………………………..31

4.5. Diagramele de citire/scriere a memoriei SRAM…………….…..35

4.6. Concluzii………………………………………………………….37

5. Proiectare………………………………………………………………39

5.1. Memoria și adresarea memoria…………………………………..39

5.2. Numărătorul de adresă…………………………………………..43

5.3. Circuitul Time Slot Asigner…………………………………….45

5.4. Semnalele de comandă a celulei de numărare…………………..47

5.5. Programarea portului paralel……………………………………51

6. Anexa………………………………………………………………….54

BIBLIOGRAFIE :

76 pagini

=== Sursa de date digitala ===

CUPRINS:

Introducere……………………………………………………………..1

Construcția centralei digitale………………………………………….3

Schema bloc a centralei telefonice……………………………….3

Structura unității de racordare abonați……………………………4

Interfața de abonat………………………………………………6

Schema bloc a interfeței de abonat………………………..6

Funcțiunile interfeței de abonat……………………………7

Circuitul SLIC, semnalizări pe linia de abonat……………8

Circuitul hibrid……………………………………………11

Codecul……………………………………………………12

Circuitul Time Slot Asigner (TSA) programabil…………15

Semnalele de tact în centrala digitală. ST-BUS…………………..15

2.4.1. Necesitatea introducerii semnalelor ST-BUS……………..15

2.4.2. Semnalele ST-BUS………………………………………..16

2.4.3. Semnalul de tact……………………………………………17

2.4.4. Semnalul de aliniere pentru ST-BUS la 2048 Mbit/s….…..17

2.4.5. Fluxul de date………………………………………….…..17

3. Portul paralel…………………………………………………………..18

3.1. Istoric………………………………………………………………18

3.2. Portul paralel standard…………………………………………….19

3.3. Moduri de transfer…………………………………………………22

3.3.1. Modul Compatibil………………………………………….23

3.3.2. Modul Nibble……………………………………………….24

3.3.3. Modul Byte…………………………………………………25

3.3.4. Modul EPP…………………………………………………25

3.3.5. Modul ECP…………………………………………………26

3.4. Intrefața electrică…………………………………………………27

3.5. Interfata mecanică………………………………………………..28

4. Memoria SRAM………………………………………………………..29

4.1. Noțiuni generale…………………………………………………..29

4.2. Clasificarea memoriei SRAM…………………………………….30

4.3. Realizarea unei celule de memorie………………………………30

4.4. Construcția unei memorii SRAM………………………………..31

4.5. Diagramele de citire/scriere a memoriei SRAM…………….…..35

4.6. Concluzii………………………………………………………….37

5. Proiectare………………………………………………………………39

5.1. Memoria și adresarea memoria…………………………………..39

5.2. Numărătorul de adresă…………………………………………..43

5.3. Circuitul Time Slot Asigner…………………………………….45

5.4. Semnalele de comandă a celulei de numărare…………………..47

5.5. Programarea portului paralel……………………………………51

6. Anexa………………………………………………………………….54

1.INTRODUCERE

Tema proiectului este: sursă de date digitale. Montajul face parte dintr-un proiect mai amplu ce are ca scop realizarea unor lucrări de laborator în domeniul telefoniei digitale. Întreaga structură, a sursei de date digitale, este realizată astfel încat să funcționeze în legatură cu celelalte module ce vor fi relizate în cadrul acestui proiect, dar și în legătură cu modulele ce au fost realizate în anii trecuți. În acest scop proiectarea a început pornind de la ce era deja realizat astfel încât să nu se întâmpine probleme, atât din punct de vedere al tehnologiei folosite cât și al principiului de funcționare al modulelor, în momentul în care va trebui să se realizeze conectarea modulelor.

Scopul realizării acestui proiect este emisia unui semnal test, generat de un program de calculator, pe o magistrală de date. Programul de calculator este realizat în limbajul de programare Turbo Pascal.

Sursa de date digitale este relizată în tehnologie TTL (Transistor-Transistor-Logic), folosindu-se aceste tipuri de circuite integrate datorită largii răspândiri a acestor circuite integrate. Circuitele integrate TTL sunt o clasă de circuite integrate construite cu tranzistoare bipolare si rezistente. TTL-urile sunt folosite în diverse aplicații, plecând de la calculatoare, aparatură electronică, etc. TTL a devenit foarte popular în electronică, după ce Texas Instruments (de altfel creatoarea acestui tip de circuite integrate) a introdus seria SN74xxx. Circuitele integrate functionează cu o tensiune de alimentare de 5V, un semnal fiind considerat LOW, cand se afla intre 0-0.8V, sau poate fi considerat HIGH între 2V si 5V.

Tot în cadrul acestui proiect s-au folosit două memorii SRAM, TTL compatibile, folosite pentru stocarea datelor, și o cupla paralel cu 36 pini pentru transferul datelor de la calculator la sursa de date.

Documentația acestui proiect a fost concepută astfel încât să explice funcționarea proiectului fizic, dar și pentru a pune în evidență considerațiile teoretice ce au legatură cu realizarea acestuia. În acest scop în capitolele proiectului se va încerca familiarizarea cu noțiunile elementare de centrale digitale, modurile de funcționare a portului paralel, funcționarea unei memorii SRAM, dar si noțiuni cu privire la ST-BUS, Time Slot Asigner.

Time Slot Asigner este un circuit microprogramabil care are următoarele semnale de comandă: BC- bus clock, FS- frame sincro, D- date. Cu ajutorul acestui circuit se face multiplexarea și demultiplexarea semnalelor într-o centrală.

Un rol important în acest proiect îl are semnalul de ST-BUS (Serial Telecom bus). Acesta reprezintă calea comună prin care se conectează mai multe circuite TSA adică câte o pereche pentru fiecare linie de intrare sau ieșire analogică. Dacă se folosesc simultan mai multe ST-BUS-uri se obține o arhitectură a centralelor digitale care îmbină atât comutația spațiala cât și comutația temporală.

Proiectul conține următoarele părți scrise:

Capitolul 2. Construcția centralei digitale, capitol ce conține informații cu privire la structura centralei digitale și funcțiunile acesteia.

Capitolul 3. Portul paralel, modalitate de utilizare, moduri de transfer a datelor, intrefața electrică și interfața mecanică.

Capitolul 4. Memoria SRAM, realizare, clasificare, diagrame de citire/scriere.

Capitolul 5. Proiectare – realizarea fizică a unei surse de date digitale.

Anexă. Date cu privire la circuitele folosite în prelucrarea datelor,circuite integrate folosite.

Pentru relizarea acestui proiect s-a ales soluția folosirii plăcuțelor de test deoarece ar fi fost practic imposibilă realizarea unui cablaj care să aibă dimensiuni rezonabile, având în vedere numarul mare de circuite integrate folosite și de numarul și mai mare de linii de conexiune necesare. De asemenea s-a avut în vedere și că acest proiect este realizat în premieră și ar mai fi putut apare greșeli de proiectare, a schemei, întimpul realizării acesteia.

2. Construcția centralei digitale

În acest capitol se prezintă principalele unități care intră în alcătuirea unei centrale telefonice electronice digitale. Acestea sunt: interfața cu mediul extern, rețeaua de conexiuni, unitatea de semnalizare, unitatea de comandă, unitatea de exploatare și întreținere.

2.1. Schema bloc a centralei telefonice

Interfețele cu mediul extern sunt interfețe specializate pentru conectarea la linii de abonat sau joncțiuni. Ele asigură așadar adaptarea (semnalizarea) cu mediul telefonic. Centralele telefonice electronice utilizează, în acest scop, unități de racordare, care constituie echipamente de interfețe de linie între liniile externe de abonați sau joncțiunile spre alte centrale, pe de o parte, și liniile digitale spre rețeaua de comutație digitală. Altfel spus unitatea de racordare a abonatului este echipamentul centralei în care este adusă fiecare linie de abonat.

În figura 2.1, care reprezintă schema bloc a unei centrale telefonice, sunt puse în evidență principalele unități constructive ale acesteia, despre care am amintit mai înainte.

Figura 2.1. Schema bloc a centralei telefonice

Funcțiile da bază ale interfeței cu mediul extern constau în:

transmiterea bidirecțională a semnalului de convorbire între cei doi abonați aflați într-o comunicare;

transmiterea și recepționarea semnalizărilor adecvate pentru stabilirea, menținerea și întreruperea legăturilor telefonice, utilizând protocoale standardizate.

În construcția centralelor telefonice, pe lângă interfața cu mediul extern, mai sunt incluse următoarele unități: rețeaua de comutație – care realizează conectarea între oricare dintre canalele de comunicație deservite, unitatea de semnalizare – care realizează schimbul de date cu posturile terminale de abonați sau între centralele telefonice și unitatea de comandă și control – care permite realizarea supervizării și comenzii pentru interfețele specializate și rețeaua de comutație și care, de asemenea, asigură facilități de exploatare și întreținere a sistemului

2.2. Structura unității de racordare abonați

Interfețele de abonat sunt grupate în dulapuri care poartă numele de unitate pentru racordarea abonaților (URA) și pot fi locale (amplasate în centrală) sau distante (instalate în apropierea unui grup de posturi de abonați).

În mediul urban, abonații sunt în general situați în apropierea centralei, astfel că în acest caz, unitățile de racordare a abonaților locali se instalează în centrală.

Interfețele de joncțiune (interfețe spre alte centrale) sunt grupate în dulapuri care poartă numele de unitate pentru racordare joncțiuni (URJ). Unitățile de racordare joncțiuni sunt întotdeauna amplasate în centrală.

Funcțiile de bază realizate de unitatea de racordare linii/joncțiuni sunt:

adaptarea electrică a liniilor externe la circuitele electronice utilizate în unitățile de racordare linii/joncțiuni;

exploatarea semnalizărilor de intrare, transformarea acestora în semnale digitale și realizarea multiplexului digital de semnalizare prin care unitatea de racordare asigură comunicarea cu unitatea de comandă, care poate fi locală, de grup sau centrală.

recepția multiplexului digital de semnalizare de la unitatea de comandă a centralei, demultiplexarea semnalizărilor de ieșire și distribuția acestora spre linii externe, în formă electrică adecvată acestora.

Sincronizarea și comanda unității de racordare de linii/joncțiuni sunt realizate de unitățile de comandă comune (locale, de grup sau centrale). Aceste unități recepționează și execută comenzile transmise de unitatea de comandă

Costul rețelei locale de distribuție și de conectare a abonaților reprezintă aproape jumătate din investițiile pentru rețeaua telefonică locală. Costul echipamentelor de interfață spre abonați este mai mult de jumătate din valoarea centralei telefonice.

Pentru reducerea cheltuielilor cu rețeaua de abonat, este important să se reducă lungimea liniilor și să se crească gradul de utilizare al lor. În acest caz se folosesc unități de racordare distante care scurtează lungimea liniilor telefonice de abonat și măresc traficul între unitatea de racordare distantă și centrală. Unitățile de racordare distante au și rolul de concentratoare de trafic.

În figura 2.2 se prezintă structura unității de racordare a abonaților.

Figura 2.2. Structura unității de racordare a abonaților

În figura 2.2. s-au folosit următoarele notații:

IA = interfață de abonat;

IJ = interfață de joncțiune;

EL = echipament de linie;

UC = unitatea de comandă.

Fiecare abonat are o linie și o interfață de abonat individuale. Pe liniile de abonat traficul este redus. Din acest motiv este necesar un concentrator care sa asigure concentrarea traficului către linia digitală internă conectată la rândul ei la rețeaua de comutație a centralei telefonice. Se observă în figura 2.2. o concentrare a traficului de la N linii la "n" linii realizata de concentrator.

Rețeaua de concentrare utilizată în centralele electronice digitale se obține prin multiplexarea semnalelor digitale cu care operează interfețele de abonat individuale (IA). Rețeaua de concentrare astfel obținută, care asigură accesul la"n" linii multiplex, nu poate transmite curenți de alimentare și de semnalizare (apel, taxare, etc.). Aceste funcții sunt realizate de echipamentul de semnalizare (SLIC) din interfața de abonat(IA).

2.3. Interfața de abonat

2.3.1. Schema bloc a interfeței de abonat

În figura 2.3. se prezintă schema bloc a interfeței de abonat.

Figura 2.3. Schema bloc a interfeței de abonat

Interfața de abonat se compune din patru blocuri:

Circuitul SLIC (Subscriber Line Interface Circuit) este un circuit integrat hibrid care conectează linia de abonat la centrala telefonică. De asemenea circuitul SLIC este conectat la unitatea de comandă și control și asigură supravegherea stării liniei și transmiterea semnalizărilor spre abonat;

Transformatorul de separare galvanică care asigură protecția centralei la tensiuni accidentale și adaptează semnalele față de masă din centrala telefonică la semnalul simetric de pe linia de abonat. La centrale telefonice de interior transformatorul de separare poate să lipsească.

Circuitul hibrid este un circuit electronic analogic care separă sensul de emisie (de la abonat la centrală) de sensul de recepție (de la centrală la abonat).

CODEC-ul face conversia analog-digitală și digital-analogică cu compresie.

TSA conectează semnalele de la ieșirea convertorului digital-analog la o magistrală serială pentru semnale de emisie și conectează o magistrală serială de recepție la convertorul digital-analog.

2.3.2. Funcțiunile interfeței de abonat

Funcțiunile realizate de interfața de abonat a centralei digitale sunt cunoscute sub acronimul BORSCHT. Inițialele au următoarele semnificații:

B = Battery-feed – realizează alimentarea în curent continuu a postului telefonic, prin intermediul unui circuit de alimentare specializat (SLIC) de la o sursă de tensiune de 48V.

O = Over-Voltage protection – asigură protecția echipamentului la supratensiunile accidentale din linia de abonat; este realizată cu circuite de protecție specializate.

R = Ringing – transmite semnalul de apel către abonatul chemat;

S = Supervision – supraveghează starea liniei de abonat; este asigurată prin interogarea periodică a circuitului de alimentare, care permite sesizarea stărilor de buclă închisă sau deschisă; de asemenea, circuitul de supraveghere poate detecta deranjamente ca: scurtcircuit între două fire sau între un fir și pământ.

C = Coding – prelucrează semnalul de convorbire; conversiile A/D și D/A se realizează cu ajutorul filtrelor (FE- filtru de emisie și FR- filtru de recepție) și CODEC-ului (Codare/DECODARE semnal);

H = Hybrid – sistem diferențial pentru separarea sensurilor de emisie/recepție (2/4 fire);

T = Testing – asigură testarea liniei de abonat și a aparatului telefonic pe de o parte și a circuitelor din centrală aferente unei legături telefonice, pe de altă parte.

2.3.3. Circuitul SLIC, semnalizări pe linia de abonat

Fiecare echipament de abonat are alocat un canal temporal controlat prin memoria de comandă, care este comună pentru cele N linii de abonat conectate la unitatea de racordare.

Unitatea de comandă din unitatea de racordare a abonaților scrie diverse date în memoria de comandă ceea ce permite conectarea unui abonat la un anumit canal dintr-o anumită linie PCM. În memoria de comandă la adresa liniei de abonat este înscris numărul liniei și al canalului PCM de către unitatea de control la începutul comunicației și este șters la sfârșitul acesteia.

Orice unitate de racordare a abonaților este conectată la cel puțin două linii PCM, pentru ca în cazul în care una dintre acestea nu se poate utiliza datorită unei defecțiuni, cealaltă să poată prelua întreg traficul și să nu fie afectat în acest caz întreg grupul de abonați.

Semnalizări pe linia de abonat

Pe linia telefonica, intre centrala și telefon se transmit doua tipuri de semnale:

semnale de convorbire (pe linia de abonat sunt bidirecționale iar în centrala telefonica sunt unidirecționale);

semnalizări, care la rândul lor sunt de doua tipuri:

semnalizări în banda vocala (ton de disc, ton ocupat și mesaje vocale);

semnalizări în afara benzii vocale (sonerie și apel).

Figura 2.4. Interfața de abonat

Notațiile utilizate in figura au semnificația:

P = descărcător cu gaz;

CP = circuit de protecție;

H = circuit hibrid;

FE = filtru de emisie;

FR = filtru de recepție;

E = emisie;

R = recepție.

Figura 2.4. pune în evidență unitățile constructive ale interfeței de abonat care asigură realizarea următoarelor funcții:

semnalizări în afara benzii vocale:

conectarea semnalului de apel prin comutatorul K3;

alimentarea postului de abonat de la sursa de tensiune de -48V, prin puntea de alimentare realizată cu transformatorul TR, rezistențele R1 și R2 și condensatorul C;

transmiterea impulsurilor de taxare prin conectarea semnalului de teletaxare de 12/16kHz;

controlul stării buclei abonatului pentru detecție apel, sfârșit de convorbire, impulsuri de taxare, prin controlul tensiunii pe R1.

separarea sensurilor de emisie/recepție (2/4 fire) în circuitul hibrid H;

conversia A/D și D/A prin utilizarea filtrelor de emisie/recepție (FE/FR) și a CODEC- ului;

protecția circuitelor integrate la perturbațiile care pot apărea în linie, prin circuitul de protecție (CP) și prin separarea galvanică realizată cu transformatorul TR;

tratarea liniei abonatului și al postului de abonat sau testarea circuitului liniei de abonat, prin conectarea echipamentului de test, prin K2, spre linia de abonat sau spre circuitul liniei de abonat.

Pentru eficienta exploatării centralei telefonice, pe intrarea in centrala se conectează un releu care atunci când este acționat decuplează linia telefonica de la interfața de abonat și cuplează linia telefonica cat și interfața de abonat la masa de testare.

Bornele de intrare in centrala se numesc „tip” si „ring”. „Tip” este de regula un termen folosit de regula in desenul tehnic si înseamnă punctul de la capătul liniei. „Ring” este firul pe care se conectează emisia apelului spre abonat.

Pe bornele de intrare a interfeței de abonat se găsesc doi protectori care de fapt sunt niște lămpi cu neon care străpung la o tensiune de 40…50V. Protectorii nu se găsesc în centrala propriu-zisa ci sunt așezați intr-o încăpere numita repartitor. In aceasta încăpere se afla un stelaj in care se conectează toate cablurile care intra în centrala. Protectorii se amplasează pe capetele cablurile care vin din oraș.

Funcția de testare este realizata de un releu cu patru contacte. De la masa de control se pot face teste atât liniei de abonat cat și interfeței de abonat. La centralele mai noi cea mai mare parte dintre teste sunt făcute automat de către o unitate de testare.

Funcția de „ringing” se realizează cu un releu care conectează un generator de 25-30 Hz; 50-75 V la linie.

Pentru circuitul de linie se folosește un condensator si un transformator. Circuitul are rolul de a separa galvanic linia telefonica de centrala. PTC sunt rezistente de protecție. Aceste rezistente au doua roluri:

pe de o parte intră în calculul rezistentei de 600Ώ pe care se închide linia telefonica;

pe de altă parte au rolul de siguranța fuzibila pentru că sunt subdimensionate ca putere disipată și în cazul unei tensiuni accidentale persistente, se ard si izolează interfața.

Intre primarele transformatorului se conectează în serie: bateria de 48V, un circuit care detectează ridicarea telefonului din furca și formarea numărului in modul pulse.

2.3.4. Circuitul hibrid

Circuitul hibrid este un circuit electronic analogic care separă sensul de emisie de cel de recepție. Circuitul hibrid îndeplinește aceeași funcție ca și transformatorul diferențial din telefon și din echipamentele de curenți purtători. Diferența constă în tipul semnalelor manevrate: transformatorul diferențial operează cu semnale simetrice iar circuitul hibrid operează cu semnale referite față de masă, deci în acest caz nu se poate afirma că circuitul hibrid face trecerea de la 2 la 4 fire.

Figura 2.5. Schema tipică a circuitului hibrid și a Codec-ului

FT = filtru transversal;

CNA = convertor numeric-analogic;

CAN = convertor analog-numeric;

TSA = Time Slot Asigner;

AE = amplificator de emisie;

AR = amplificator de recepție.

Dacă linia telefonică este lungă apare pericolul ecoului. Filtrul transversal are rolul de compensator al acestui ecou. Menționăm aici că există două implementări standard pentru filtrul transversal: implementare cu filtru cu capacități comutate (specific tehnologiei CMOS) și implementare digitală (se pune după convertoare).

Pentru acordarea filtrului transversal se emit spre abonat semnale test cu frecvență fixă și se măsoară amplitudinea și faza semnalului recepționat. Măsurările nu se fac din centrală ci dintr-un punct unde este aparatura necesară și programele de calculator cu care se prelucrează datele.

Funcțiile de conversie analog-digitală și digital-analogică se realizează în unul sau două convertoare distincte.

Time Slot Asigner (TSA) este un circuit care serializează și multiplexează în timp semnalul în sensul de emisie și respectiv demultiplexează și paralelizează semnalul în sensul de recepție.

2.3.5. Codecul

Liniile externe sunt de regulă linii metalice individuale, pe două sau patru fire, prin intermediul cărora este transferat semnalul telefonic analogic în cazul liniilor de abonat analogice și al liniilor de joncțiune analogice, sau semnalul digital în cazul liniilor de abonat digitale și al liniilor de joncțiuni digitale. Unitățile de racordare sunt conectate spre rețeaua de comutație digitală prin intermediul unor linii PCM, linii digitale pe patru fire, prin intermediul cărora semnalul de convorbire este transmis sub formă digitală și multiplexat în timp. Unitatea de racordare trebuie să asigure adaptarea între aceste linii și semnalele pe care acestea le transportă. Aceste operații de adaptare se realizează în calea numită cale de transmisie sau cale de comunicație.

(a) CODEC cu filtrare analogică și conversie A-D și D-A individuală

(b) CODEC cu filtrare analogică, multiplexare analogică și conversie A-D și D-A comună

(c) CODEC cu filtrare analogică, conversie A-D și D-A liniară, filtrare digitală, compresie și expandare digitală

Figura 2.6. Tipuri de circuite CODEC

În figura 2.6. se prezintă posibilitățile de realizare a CODEC-ului care se regăsește întotdeauna în componenta unei căii de comunicație.

Notațiile utilizate au următoarea semnificație:

H = circuit hibrid;

FE = filtru analogic de emisie;

FR = filtru analogic de recepție;

FD = filtru digital;

CE = circuit de eșantionare;

MC = memorie capacitivă;

MUX A/D = multiplexor analogic/digital;

DEMUX A/D = demultiplexor analogic/digital;

COD/COMP = codare/compresie;

DEC/EXP = decodare/expandare;

P-S = registru paralel-serie;

S-P = registru serie-paralel;

TSA = Time Slot Asigner.

Circuitul hibrid este necesar pentru racordarea la o linie/joncțiune analogică pe două fire. El realizează separarea lanțului de emisie față de lanțul de recepție (2/4 fire). Datorită reducerii costurilor CODEC-urilor care realizează conversia A/D și D/A, calea de transmisie este în prezent realizată prin utilizarea de CODEC-uri individuale pe linie/joncțiune.

Pentru liniile pe două fire analogice, trecerea de la 2 la 4 fire, pentru separarea sensurilor de emisie și recepție, se realizează prin intermediul unui circuit hibrid. În acest caz adaptarea semnalelor implică adaptarea semnalelor vocale recepționate prin linie la multiplexul digital folosit de centrală pentru transportul semnalelor de comunicație.

Dacă liniile sau joncțiunile conectate la unitatea de racordare sunt analogice, atunci calea de transmisie trebuie să realizeze, într-un sens, filtrarea, eșantionarea, cuantizarea și codarea semnalului analogic, iar în sens invers decodarea semnalului digital și filtrarea la recepție pentru reconstituirea semnalului analogic. Ordinea de efectuare a acestor operații nu este strictă. Ea depinde de tehnicile și tehnologiile utilizate pentru realizarea CODEC-ului și a filtrelor.

În figura 2.6.(a), la emisie, fiecare semnal analogic în parte este filtrat, eșantionat și codat cu compresie. La recepție, are loc conversia digital-analogica cu expandare a fiecărui semnal, eșantionarea si filtrarea acestuia.

În figura 2.6.(b),după ce fiecare semnal în parte este filtrat și eșantionat, are loc o multiplexare a tuturor semnalelor. Succesiunea de eșantioane, rezultată în urma multiplexării, este convertită analog-digital cu compresie. Pe partea de recepție, semnalul este convertit digital cu expandare, demultiplexat, eșantionat și în cele din urma filtrat.

În figura 2.6.(c) deosebirea constă în aceea că mai întâi are loc conversia liniară a semnalului și abia apoi filtrarea lui. Deci dacă în soluțiile anterioare avea loc o filtrare analogică a semnalului, aici, pentru prima dată, apare o filtrare digitală a acestuia, putându-se implementa și un filtru transversal discret, care este cea mai sigura soluție pentru circuitul de compensare a ecoului.

2.3.6. Circuitul Time Slot Asigner (TSA) programabil

Circuitul TSA precizează slotul în care (sau din care) se emite (sau se recepționează) un eșantion și, la fiecare tact, indică bitul care se emite (sau se recepționează). Acest circuit are nevoie de trei informații: semnalele „FS”, „BC” și numărul slotului pe care se face comunicația.

Figura 2.7. Separarea semnalelor de „Tact” si de „Count”.

În modulele conectate la ST-bus există circuitul din figura 2.7. care asigură separarea semnalelor „Count” și de „Reset” din semnalele „BC” și „FS”. Semnalul „BC” este tot timpul folosit ca tact de emisie sau ca tact de recepție. Bistabilele din numărătoarele blocului sunt inițializate de semnalul „Reset” la începutul fiecărui cadru PCM. Semnalul „Count”este tactul de numărare. În timpul inițializării bistabilele din numărătoare nu au nevoie de tact de numărare, din acest motiv semnalele „Reset” și „Count” nu se suprapun.

2.4. Semnalele de tact în centrala digitala. ST-BUS

2.4.1. Necesitatea introducerii semnalelor ST-BUS

Pe măsura ce sistemele de comunicații devin din ce in ce mai complexe, viitorul in design este de a împărți circuitele in blocuri funcționale bine definite. Cu ajutorul acestei împărțiri, in blocuri funcționale, se pot localiza mult mai repede circuitele ce îndeplinesc diferite funcții, astfel promovându-se astfel modularizarea. Costul foarte mare pe care in implica realizarea unui echipament îl face prea scump pentru a fi scos din uz în întregime, mai ales în cazul în care numai un bloc funcțional trebuie modernizat. Această problemă este înlăturată prin modularizare, modernizându-se blocul în cauza și păstrându-se restul echipamentului.

Pentru a se realiza un echipament performant este nevoie de un sistem de comunicații intre module. Din aceasta cauza s-a definit o interfața comuna ,ușurându-se astfel comunicarea între module, dar și realizare de noi echipamente. Un astfel de interfața trebuie să fie relativ simplă, dar în același timp să permită conectarea diferitelor module ale unui sistem de comunicații.

Zarlink Semiconductors a definit ST-BUS (Serial Telecom Bus) luând în considerare cerințele amintite mai sus. Astfel s-a definit un standard în care sunt specificați parametrii minimi necesari pe care trebuie să-i îndeplinească componentele electronice pentru a corespunde ST-BUS.

2.4.2. Semnalele ST-BUS

ST-BUS este un semnal serial sincron, de mare viteză, folosit pentru transmiterea informației digitale. Folosirea transmisiei de date serial, reduce mărimea cablajelor fiind necesare mai puține conexiuni, decât in cazul folosirii transmisiunii paralel a datelor, lucru absolut necesar in cazul unui flux mare de date intre module.

Semnalele ST-BUS sunt:

Frame sincro FS;

Bus clock BC;

Semnal serial de informații.

In funcție de aplicație fluxul de transfer al datelor pe ST-BUS poate fi 2.048, 4.096 sau 8.192 Mbit/s. Acest flux de date este împărțit in frame-uri de 125μs la o rata de 8000 frames/s. Începutul oricărui flux de date este indicat de semnalul Frame Sincro, iar fiecare frame este împărțit într-un număr întreg de perioade folosind semnalul Bus Clock. Fluxul de date poate fi considerat un singur canal de comunicații, de mare viteză, între două puncte. Totuși întreaga bandă de transmisie digitala nu este necesară, în majoritatea cazurilor , de aceea este necesara divizarea benzii în canale de banda mai mică.

2.4.3. Semnalul de tact

ST-BUS a definit patru frecvențe de clock specifice. Fiecare dintre acestea poate fi folosită pentru a furniza tactul diferitelor componente, însa la un moment dat poate fi folosita doar o singura frecventa (unele componente pot fi realizate astfel încât să-si aloce singure tactul). Actualmente sunt definite următoarele frecvente de tact: 16.384, 8.192, 4.096 si 2.048 MHz.

Frecventele de clock sunt întotdeauna dublul ratei de transfer, excepție făcând 2.048 MHz. În cazul dispozitivelor ce lucrează la 2.048 Mbit/s poate fi folosită atât frecvența de 2.048 MHz cât și frecvența de 4.096 MHz.

2.4.4. Semnalul de aliniere pentru ST-BUS la 2.048Mbit/s

In principiu există două tipuri de semnale de aliniere :

Primul tip este de fapt un semnal ce apare la începutul unui frame. Dispozitivele ST-BUS folosesc acest semnal ca o referința, folosind apoi semnalul BC pentru a determina când să transmită sau să recepționeze informația pe fluxul serial.

Al doilea semnal de aliniere este similar unui semnal chip enable. Acest semnal trebuie sa deschidă un canal ST-BUS timp în care se vor putea transmite sau recepționa date.

Pentru o rată de transfer cât mai mare se poate folosi doar primul tip de semnal de aliniere.

2.4.5. Fluxul de date

Fluxul de date reprezintă datele seriale ce sunt transportate între diverse componente. Un flux de date poate apare la ieșirea unui singur dispozitiv sau poate fi reconstruit după ce acesta a fost transmis de mai multe dispozitive. Majoritatea componentelor ST-BUS transmit informații de stare si recepționează informații de control, dar primesc si informații în vederea procesării.

3.PORTUL PARALEL

Portul paralel este de departe cea mai populară interfață a calculatorului. Acest port nu a fost multă vreme reglementat prin norme stabilite de vreun organism de standardizare (aproximativ jumătate din viața sa). Ca norme de funcționare erau acceptate regulile propuse de IBM în cadrul definirii calculatorului personal IBM-PC. Începând din 1994 transferul pe la portul paralel este reglementat de standardul IEEE-1284 sub următoarele aspecte:

definește 5 moduri de operare pentru transferul paralel al datelor;

definește protocolul de comunicație;

definește interfața mecanică;

definește interfața electrică (emițătoare, receptoare terminator, impedanțe).

Standardul IEEE-1284 definește comunicația paralelă bidirecțională de mare viteză între calculatorul PC i periferice externe. Viteza la care este posibil transferul în acest standard este de 50 până la 100 de ori mai mare decât în modul paralel definit inițial pentru un calculator PC, fără a pierde compatibilitatea cu modul inițial. Standardul IEEE-1284 nu reglementează decât semnalele (stabilește temporizări și relații între semnale). Nu conține specificații legate legate de natura datelor vehiculate sau de sistemul de control care elaborează semnalele.

Standardul IEEE-1284 este cunoscut sub numele Standard Signaling Method for Bidirectional Parallel Peripheral Interface for Personal Computers.

3.1 Istoric

Când IBM a lansat în 1981 calculatorul PC, portul paralel a fost inclus ca o alternativă a portului serial (mai lent) pentru conectarea imprimantelor matriciale mai performante (la acea vreme). Dacă la început era singurul periferic conectat la portul paralel, în timp, nevoia de conectare din exterior a crescut și portul paralel a devenit principala cale de conectare a diverselor echipamente periferice. Acum se conectează aici imprimanta, unități de disc portabile, unități de bandă magnetică, unități CD-ROM sau adaptoare locale de rețea. Între timp PC-ul a evoluat foarte mult, iar la portul paralel nu au avut loc nici schimbări de arhitectură, nici creșteri de performanță. Portul paralel, în formula inițială, prezintă următoarele neajunsuri:

rată de transfer de maxim 150 KBps;

nu există standard pentru interfața electrică;

limitare a lungimii cablului exterior la 1.8m.

În 1991 fabricanții de imprimante au luat inițiativa dezvoltării unui standard pentru a conecta în rețea imprimante inteligente. Astfel a luat naștere. Network Printing Alliance –NPA. Cerințele formulate pentru noul standard sunt în principal următoarele:

legătură bidirecționale de mare viteză;

viteză mai mare de 1 MBps;

compatibilitate cu portul paralel inițial.

Propunerea a fost înaintată IEEE și standardul a apărut în martie 1994.

3.2. Portul paralel standard

Portul paralel, așa cum este implementat în PC, constă într-un conector cu 17 linii de semnal și 8 linii de masă. Liniile de semnal sunt clasificate în 3 categorii:

linii de control (4) ;

linii de stare (5) ;

linii de date (8) ;

Tabelul 3.1. conține simbolul, descrierea și alocarea la conectorii tipici a fiecărui semnal SPP.

Tabel 3.1.Semnalele portului paralel standard. (Simbolul și descrierea SPP)

Semnalul nSTROBE este emis de calculator pentru a comunica perifericului că există informație validă pe liniile de date. Pentru aceasta se generează un impuls negativ care apare după 0.5μS de la apariția datelor și durează cel puțin 0.5μS și cel mult50μS.

Semnalul BUSY comunică cu nivel HIGH că nu este pregătit să preia date, altele decât cele curente sau, că pur și simplu nu poate prelua dintr-un motiv sau altul (eroare, nu este,on-line, nu are hârtie). Semnalul BUSY este elaborat de periferic și comută în „1” imediat după detectarea semnalului nSTROBE activ. Rămâne în această stare până la terminarea recepției datelor semnalizate valide.

Semnalul nACK este elaborat de periferic și comunică printr-un impuls negativ că ultimul Byte a fost recepționat. Durata impulsului este de 0.5μS -10μS.

Semnalele nSTROBE, BUSY și nACK controlează fluxul de date, celelalte semnale de interfață sunt ajutătoare în dialogul dintre calculator și o imprimantă. Semnificația lor este descrisă pe scurt în coloana de descriere a semnalului din Tabelul 1. Nu toate imprimantele pot lucra cu toate semnalele ajutătoare.

Observație:nSELECTIN permite comutarea imprimantei în regim economic.

Portul paralel este mapat în spațiul I/O al PC-ului. Fiecărei grupe îi este asociat un registru; în cadrul fiecărui registru, fiecărui semnal îi este precizată poziția. Fiecare registru paralel este apelabil cu o adresă de port. Adresa de bază a portului paralel poate fi 3BCh, 378h sau 278h. La această adresă se apelează registrul de date, iar celelalte (stare și control) se apelează cu un offset. Tabelul 2 conține informații legate de registrele portului paralel SPP.

Tabelul 3.2 Registre SPP

* Cu fiecare bit din aceste registre poate fi controlat nivelul unui semnal al interfeței. Specificația inversat și neinversat are următoarea semnificație:

inversat: setarea unui „1” are ca rezultat generarea unui nivel LOW pentru semnalul respectiv;

neinversat: setarea unui „1” are ca efect generarea unui nivel HIGH pentru semnalul respectiv.

A nu se confunda cu starea activă a semnalului . Spre exemplu, nSTROBE este activ LOW; pentru a activa acest semnal se înscrie un ”0” în registrul de control, pe rangul D0. În schimb, pentru a activa nINIT, care este activ tot LOW, se va înscrie un „1” în registrul de control pe rangul D2

** Bitul alocat rangului D4 în registrul de control, IRQE, nu activează vreun semnal de ieșire; înscrierea unui „1” pe această poziție validează acceptarea activării semnalului nACK ca o cerere de întrerupere venită din partea echipamentului periferic. Această facilitate nu este utilizată în general de imprimante, ea a fost prevăzută pentru aplicații de transfer de date pe la portul paralel.

Într-un sistem PC pot să se găsească mai multe porturi paralele, caz în care adresele sunt alocate pe rând. Programatorul poate să nu cunoască adresa portului; acestea sunt referite cu numele generice LPT1 (sau PRN), LPT2 și LPT3.

Moduri de transfer

Standardul IEEE-1284 definește 5 moduri de transferare a datelor. Fiecare mod face posibil transferul înainte (forward; de la PC la periferic), înapoi (reverse; de la periferic la PC) sau bidirecțional (doar în regim half-duplex). Modurile definite sunt sintetizate în tabelul 5. (pagina următoare).

Toate porturile pot realiza legături bidirecționale folosind modurile compatibil sau nibble. Modul byte poate fi utilizat doar în 25% din porturile paralele existente (porturile calculatoarelor PS/2).

În modurile compatibil, nibble și byte transferul datelor este realizat în întregime sub conducerea unui program – asistat integral software. Driver-ul va scrie datele, va verifica datele, va verifica liniile de handshake (ex. BUSY) și va elabora semnale de comandă corespunzător situației (ex. STROBE). Datorită ponderii crescute a software-ului viteza este limitată la 50-100 KBps.

Spre deosebire de cele trei moduri descrise anterior,modurile EPP și ECP folosesc hardware-ul pentru a asista transferul de date. Transferul unui byte se poate face cu o singură comandă OUT. Contrler-ul I/O se ocupă de urmărirea semnalelor de handshake și de control. Modurile EPP și ECP sunt implementate de majoritatea circuitelor controler I/O care se produc astăzi.

Tabel 3.3. Moduri de transfer

3.3.1 Modul Compatibil

Acest mod definește protocolul utilizat de majoritatea PC-urilor pentru transferarea de date unei imprimante. Este numit deseori și mod „Centronics” și este modul utilizat la portul paralel standard (SPP).

Transferul începe prin verificarea stării imprimantei (dacă este BUSY sau dacă este vreo stare de eroare). La o imprimantă BUSY este activ la inițializarea acesteia, în starea off-line, în cazul apariției unei erori, la avansul hârtiei sau la preluarea datelor.

Dacă BUSY nu este activ, sunt plasate datele pe liniile de date prin înscrierea registrului de date și se activează semnalul nSTROBE pentru a valida datele de pe liniile de date. Impulsul nSTROBE trebuie să dureze cel puțin 1μS, dar nu mai mult de 50μS (pentru a nu încetini transferul).

La sesizarea prezenței datelor valide, perifericul răspunde cu BUSY. Durata semnalului BUSY nu este limitată,dar este condiționat momentul activării. BUSY se activează la cel puțin 0.5μS după frontul căzător al semnalului nSTROBE (pentru ca unitatea centrală să poată opri la timp trimiterea altor date).

Preluarea datelor de către periferic este semnalizată cu nACK. Durata acestui semnal trebuie să fie de5-10μS și trebuie să apară cu cel puțin 7μS înainte de dezactivarea lui BUSY. Cel târziu la 7μS după dezactivarea lui BUSY trebuie să fie dezactivat și nACK. Unitatea centrală și echipamentul periferic sunt acum pregătite pentru transferarea unui alt Byte.

Fazele transferului au următoarea interpretare:

înscrierea registrului de date;

programul verifică registrul de stare pentru a se asigura că imprimanta nu este BUSY;

dacă imprimanta nu este BUSY, programul scrie registrul de comenzi pentru a genera STROBE pe linia de comandă;

se înscrie registrul de comenzi pentru dezactivarea liniei STROBE.

Procedura de transfer descrisă este numită transfer cu protocol pe trei fire. Există și protocol pe două fire în care nu se consideră BUSY.

Pentru a transfera un byte de date sunt necesare 4 instrucțiuni I/O. Limitările impuse de timpul consumat în acest fel nu deranjează în cazul imprimantelor obișnuite, dar este o problemă în cazul altor echipamente. Rațiunea pentru care s-a definit acest mod este păstrarea compatibilității cu vechiul port paralel.

Multe circuite controler I/O -1284 au implementat cu ajutorul unui registru FIFO un mod numit „Fast Centronics” sau „Paralel Port FIFO Mode”. Când acest mod este activat, datele înscrise în FIFO vor fi transferate imprimantei cu STROBE și Handshake generate de un hardware. Se pot atinge rate de peste 500 KBps.

3.3.2Modul Nibble

Modul Nibble este cea mai simplă soluție de a transfera date de la periferic la PC. Combinând acest mod cu modul compatibil se pot transfera date bidirecțional. Toate porturile paralele existente dispun de 5 linii care transportă semnal electric de la periferic spre PC pentru a fi folosite ca indicator de stare a perifericului. Folosind aceste linii, un periferic poate transmite un byte în două cicluri de transfer, câte 4 biți într-un ciclu. Un grup de 4 biți este numit nibble. Numele și definiția semnalelor de interfață se schimbă față de modul compatibil.

Un transfer în mod nibble parcurge două faze: Reverse Idle Phase și Reverse Data Phase. Prima fază este faza de intrare în modul nibble prin care perifericul atenționează unitatea centrală că dorește să transfere date în mod reverse (de la periferic la calculator). În faza a doua se desfășoară transferul efectiv de date.

Ca și în modul compatibil, în modul nibble, protocolul este condus prin program prin setarea și citirea liniilor de comandă, respectiv de stare. Modul nibble este mai lent decât modul compatibil, rata de transfer este de aproximativ 50 KBps. Principalul avantaj al acestui mod este că poate fi folosit pentru transfer de date de la periferic la PC pe orice calculator.

3.3.3 Modul Byte

La dezvoltarea sistemelor PS/2de către IBM, portului paralel i s-a adăugat o nouă facilitate; liniile de date au fost comandate prin circuite TSL bidirecționale, permițând portului de date să fie folosit și ca port de intrare. Circuitele TSL sunt comandate în starea de înaltă impedanță, și atunci orice nivel pe liniile de date poate fi citit efectiv prin registrul de întoarcere (facilitate implementată inițial pentru a verifica dacă datele au ajuns pe liniile de ieșire). Spre deosebire de modul nibble, modul Byte presupune un hardware special, nu orice interfață poate lucra în mod Byte.

Noua structură, care nu o exclude pe cea veche, face posibil ca un periferic să poată trimite un byte PC-ului într-un singur ciclu de transfer, față de două cicluri necesare în modul nibble. Rata de transfer pentru transfer reverse (de la periferic la PC) este apropiată de rata de transfer în mod compatibil. Acest mod de transfer mai este numit și „enhanced bidirectional” și nu trebuie confundat cu modul EPP (Enhanced Parallel Port).

Ca și modul nibble, modul byte este o extensie a modului standard, deci folosește același set de registre pentru a stabili semnalele de interfață. Adresele din spațiul I/O rămân aceleași ca și în mod standard.

3.3.4. Modul EPP

Enhanced Parallel Port a fost dezvoltat și adopta inițial de un grup de producători (Intel, Xircom și Data Systems) ca o soluție pentru o legătură paralelă performantă, fără a neglija compatibilitatea cu portul paralel standard. Datorită avantajelor sale a fost adoptat și de alți producători ca o metodă adițională pentru transferarea datelor și ulterior a fost inclus în standardul IEEE-1284 ca unul din modurile avansate de transfer paralel. Datorită acestui curs de desfășurare a evenimentelor există mici diferențe între portul EPP inițial și protocolul EPP reglementat prin standardul IEEE-1284.

Protocolul EPP definește 4 tipuri de transferuri de date:

ciclu de scriere de date (Data Write Cycle);

ciclu de citire de date (Data Read Cycle);

ciclu de scriere de adrese (Address Write Cycle);

ciclu de citire de adrese (Address Read Cycle);

În cazul ciclurilor de date se transferă date între PC și periferic, iar ciclurile de adrese vehiculează adrese sau informații de comandă și control.

În mod EPP sunt folosite 8 linii de date și 6 semnale pentru controlul transferului pe liniile de date. Adresele corespund unui registru aflat la periferic. Adresa stabilește cui îi sunt destinate datele transferate pe liniile de date.

Această metodă oferă facilitatea de a transfera la sau de la PC prin executarea unei singure instrucțiuni (IN sau OUT), făcând posibil transferul datelor pe la portul paralel la viteza magistralei. Depinzând de tipul particular de adaptor paralel și de periferic, rata de transfer poate atinge 2 MBps sau la limita inferioară, 500 KBps.

Versatilitatea conectării în mod EPP face ca ceastă soluție să fie potrivită pentru periferice programabile la nivel de registru; astfel de periferice sunt adaptoarele de rețea, module de achiziție de date, hard-discuri portabile, ș.a.

3.3.5. Modul ECP

Protocolul Extended Capability Port, sau ECP, a fost introdus de Hewlett Packard și Microsoft ca un mod evoluat de comunicație cu periferice de imprimare sau scanare.

Protocolul ECP definește două tipuri de transferuri de date, valabile atât pentru sensul direct (forward) cât și pentru sensul invers (reverse):

Ciclu de date (Data Cycle);

Ciclu de comandă (Command Cycle).

Ciclurile de comandă sunt la rândul lor de două categorii:

Run-Length Count;

Channel Address.

În mod ECP adaptorul are capacitatea de a face compresie da date,RLE (Run_Lenght_Encoding), sau de a utiliza registre FIFO pentru ambele canale (forward și reverse) sau de a transfera date în mod DMA/programat,însușiri care stau la baza vitezelor mari de transfer ce pot fi atinse în mod ECP.

Utilizarea acestui mod este similară cu a modului EPP. Se înscrie modul de operare în registru ECR, iar apoi transferul de date este realizat prin scrieri și citiri la portul adecvat. Tot protocolul conversațional este generat automat de controlerul de interfață prin resurse hardware.

În mod ECP interfața este prevăzută cu registre FIFO atât pentru date cât și pentru adrese, ceea ce îmbunătățește mult transferul sub aspect timp

Modul ECP prezintă o însușire esențială care, pe lângă celelalte amintite, contribuie semnificativ la atingerea vitezelor mari de transfer; este vorba de suportul pentru transfer DMA. În timpul unui transfer DMA datele din memorie sunt transferate într-un registru FIFO (sau invers) sub controlul circuitului controller-DMA.

3.4. Interfața electrică

Pentru paralel inițial nu erau prevăzute reglementări sub aspect electric. Nu exista nici o specificație care să caracterizeze circuitele emițătoare sau receptoare, terminatorii sau capacitățile de linie, astfel încât să poată fi garantată compatibilitatea între diferitele dispozitive.

Standardul 1284 definește două nivele de compatibilitate de interfață: Nivelul 1 și Nivelul2. Nivelul1 este definit pentru dispozitive care nu urmează să opereze la viteze mari, dar care operează atât cu canale forward cât și cu canale reverse. Nivelul2 este definit pentru dispozitive care vor opera în moduri avansate, cu cabluri lungi și cu rate de transfer ridicate.

Pentru Nivelul2, cerințele pentru circuitele emițătoare la nivel de conector sunt:

Nivelul HIGH în gol să nu depășească +5.5V;

Nivelul LOW în gol să nu fie mai mic decât -0.5V;

VOHmin=2.4V/14mA;

VOLmax=0.4V/14mA;

R0=50+/-5Ω;

Slew rate =0.05-0.40V/nS.

Pentru Nivelul2, cerințele pentru circuitele receptoare la nivel de conector sunt:

Receptorul suportă vârfuri accidentale de -2.0V și +7.0V fără a opera greșit și fără a se defecta;

VIHmin=2.0V;

VILmax=0.8V;

IIH=20nA la +2.0V;

IIL=20nA la +0.8V;

Capacitatea circuitului să nu depășească 50pF;

Interfața la portul de control are ieșirile realizate cu circuite open collector inversor cu câte o rezistență de 4.7K legată la +5V.

3.5. Interfața mecanică

Standardul 1284 prevede reglementări și pentru cabluri și conectică, asigurând astfel interoperabilitatea între configurații și periferice diferite. Lungimea cablului poate fi de 10m. există un cablu paralel standard; acesta are la un capăt un conector mamă de tip DB25 și la celălalt capăt un conector Champ de 36 pini (Centronics). În interior, cablul poate avea de la 18 la 25 fire conductoare, din care 1 până la 8 sunt fire de masă. Cablurile pot fi ecranate. Acest de cablu va opera la 10 KBps cu o lungime de 1.8m, dar nu va opera la 2 MBps cu o lungime de 9m.

Pentru rate de transfer mai mari, sunt restricții suplimentare legate de construcția cablului. Cablul pentru rate de transfer mari este obligatoriu inscripționat „IEEE Std. 1284-1994 Compliant”.

Lungimile standard pentru cablu sunt de 3m, 6m, și 9m.

În ceea ce privește conectorii, și aceștia sunt definiți prin standardul 1284. Există trei tipuri: conector 1284 Tip A (DB25), 1284 Tip B (Centronics, 36 pini) și 1284 Tip C (Mini-Centronics, 36 pini). Este reglementată și poziționarea semnalelor la pinii conectorilor.

4. Memoria SRAM

4.1. Noțiuni generale

Memoriile RAM sunt memorii volatile la care memorarea informației logice se face folosind structuri de tip circuit basculant bistabil. Denumirea (Random Access Memory) se datorează faptului ca accesul la orice cuvânt al memoriei se realizează în același interval de timp, spre deosebire de memoriile cu acces serial, la care trebuie parcurse toate cuvintele, de la adresa prezenta la adresa dorita.

Structura unei memorii RAM este tot matriciala, în fiecare nod al matricei existând o celula de memorare. Dacă celula de memorare are la bază o structura de bistabil, memoria este de tip static (SRAM) iar dacă celula de memorare are la bază înmagazinarea, pentru o durata finita, a unei sarcini electrice pe un condensator, memoria este de tip dinamic (DRAM) și necesită reîmprospătarea periodică a sarcinii electrice pe capacitățile de stocare (refresh). Memoriile DRAM prezintă capacitate de integrare mult superioara memoriilor SRAM dar necesită o logica suplimentară pentru refresh.

Memoria SRAM (static RAM), așa cum sugerează și numele, este o memorie RAM statică, în care informația este memorată într-un mod stabil, pe ambele nivele logice,cât timp memoria este alimentată. Este realizată în tehnologii rapide (bipolare sau CMOS), cu timpi de acces foarte mici (câteva ns). Fiind o memorie ce poate fi și citita și scrisă, SRAM va avea magistrala bidirecțională de date și două cicluri diferite de memorie: ciclul de citire și ciclul de scriere, identificate de semnalul , activ pe 0L.

ADR

(A ,…., A)

DATA

(D,…, D)

Figura 4.1. Simbolul memoriei SRAM

Deoarece circuitul de ieșire este activ doar în ciclurile de citire din memorie, funcția semnalului poate fi înglobată în celelalte două semnale de comandă, în special la memoriile cu magistrale separate de date, de intrare și de ieșire.

4.2. Clasificarea memoriei SRAM

SRAM asincrona nu necesită semnal de ceas pentru sincronizarea cu unitatea master. Memoriile asincrone sunt mai lente decât cele sincrone, dar sunt mai ieftine și au consum de energie mic. Aceste memorii sunt realizate într-o gamă foarte diversă de performanțe, cu timpi de acces ce variază de la 50÷70 ns, până la 10÷15 ns.

SRAM sincrona necesită un semnal de ceas pentru validarea semnalelor de control. Ceasul primit din exterior permite operarea memoriei, sincron cu unitatea master. Memoriile sincrone sunt foarte rapide, cu timpi de acces sub 10ns, pot funcționa la tensiuni de alimentare mici, dar sunt scumpe.

In general, sistemele de calcul simple au memoria RAM de lucru formată doar din circuite de memorie SRAM asincronă, cu capacități mici, de zeci-sute de Ko, și care memorează cuvinte de 8 biți. Sistemele performante, ce necesită viteze și capacitați de memorare mari, folosesc memorii SRAM rapide pentru implementarea memoriei cache.

4.3. Realizarea unei celule de memorie

Din punct de vedere constructiv, cele două tipuri de memorii SRAM sunt similare. Ele diferă doar prin algoritmul de transfer al datelor și implicit prin performanțe. De aceea, în cele ce urmează vor fi analizate elementele comune, definitorii pentru SRAM, iar exemplificările vor fi realizate pentru memoria asincrona.

Celulele de memorie SRAM sunt realizate cu circuite basculante bistabile (CBB), câte unul pentru fiecare bit de informație memorat, după cum se arata in figura 3.2. Pentru a face diferența între operațiile de citire și scriere, celula are doua linii de bit.

Dacă celula nu este accesată, tranzistoarele T1 și T2 sunt blocate și se comportă ca niște comutatoare deschise, iar CBB este izolat si memorează stabil valorile determinate anterior, generate de ieșirile celor două inversoare.

Figura 4.2. Circuitul basculant bistabil al celulei de memorie SRAM

Presupunând că celula memorează valoarea 0L, aflată la ieșirea inversorului U2, aceasta generează la ieșirea lui U1 valoarea 1L, care menține stabilă valoarea 0L la ieșirea lui U2. Se observă că la ieșirea celor două inversoare totdeauna vor exista valori logice complementare.

Celula de memorie este accesată, în operațiile de citire sau scriere, prin selectarea întregului rând de celule de memorie,activându-se linia de selecție a rândului respectiv.

In operațiile de citire, comutatoarele T1 si T2 se închid și permit scoaterea valorilor CBB pe linie de bit (bit si ) ale tuturor celulelor de pe rândul selectat. Acestea ajung la amplificatoarele de sens, care generează valorile logice memorate.

În ciclurile de scriere, prin închiderea comutatoarelor T1 și T2, are loc comutarea CBB al cuvântului de memorie selectat, în conformitate cu valorile logice de pe liniile de bit, generate de amplificatoarele de scriere.

4.4. Construcția unei memorii SRAM

Structura unei memorii SRAM este asemănătoare cu cea a unei memorii ROM. Apare în plus semnalul (Wtrite Enable) care, o data ce este activat pe 0 logic, memorează datele de pe intrările de date la adresa indicată de intrările de adresa.

Figura 4.3. Schema bloc a memoriei SRAM cu 15 linii de adresa si 8 biți de date.

Celulele de memorie sunt dispuse intr-o arie pătrată de locații de memorie, fiecare locație memorând un cuvânt pe 8 biți. Semnalele de comandă (de validare a circuitului , a ieșirilor și de determinare a sensului de transfer ) acționează prin intermediul logicii de control.

Magistrala de date este bidirecționala. De obicei, dacă memoria SRAM este organizată la nivel de bit, magistrala de date este implementată pe linii separate, de intrare si de ieșire.

Locațiile de memorie sunt accesate prin intermediul adreselor, trimise pe magistrala de adrese, într-o manieră similară cu accesarea locațiilor de memorie ROM. Adresa primită din exterior este împărțită in două câmpuri, de câte 7 linii de adresă. Primul câmp permite selectarea unei linii de celule de memorie, prin intermediul unui decodificator. Al doilea câmp selectează coloana locației dorite.

Structura unei memorii SRAM este asemănătoare cu cea a unei memorii ROM. Apare în plus semnalul (Wtrite Enable) care, o data ce este activat pe 0 logic, memorează datele de pe intrările de date la adresa indicată de intrările de adresa.

Figura 4.4.Celula de memorie de un bit.

Celula de memorie de un bit conține un latch de tip D, iar memorarea datelor se face pe palierul de 1 logic al ceasului, adică atunci când sunt activate semnalele și , acesta din urmă fiind generat de una din ieșirile decodificatorului liniilor de adresă. Activarea semnalului este o consecința a activării semnalelor de intrare și .

Memoria SRAM mai are un circuit MUX/DMUX care funcționează ca multiplexor în ciclurile de citire si ca demultiplexor în ciclurile de scriere. În operațiile de citire, linia selectată este transmisă la intrarea MUX, prin intermediul amplificatoarelor de sens, iar, apoi, coloana selectată de acesta (m biți) este transmisă pe magistrala de date, prin circuitul de ieșire.

In operațiile de scriere, cuvântul din exterior este transmis prin DMUX, pe coloana selectata de al doilea câmp de adrese. De aici, cuvântul este înscris în celula de memorie din linia selectată, cu ajutorul amplificatoarelor de scriere, ce poziționează liniile de bit ale celulei.

Figura 4.5. Circuitul de intrare/ieșire al memoriei SRAM.

Comanda circuitului I/o se face cu semnale de comandă CCI, pentru circuitul de intrare, și respectiv CCO, pentru circuitul de ieșire, conform tabelului de adevăr ilustrat în tabelul 3.1.

Tabelul 4.1. Tabel de adevăr pentru circuitul I/O al memoriei SRAM.

Se observă că semnalul CCO, pentru comanda circuitului de ieșire, depinde de cele trei semnale de comanda, în timp ce semnalul CCI, pentru comanda circuitului de intrare, depinde doar de doua semnale de comandă, și respectiv . Schema logică pentru controlul circuitului I/O al memoriei SRAM este ilustrată în figura 4.5.

Figura 4.6. Controlul circuitului I/O pentru SRAM.

Unele memorii SRAM sunt comandate mai simplu, doar cu două semnale de comandă, si , conform tabelului de adevăr reprezentat în tabelul 3.2.

Figura 4.2. Tabel de adevăr pentru circuitul I/O comandat cu două semnale

.

In general acestea sunt memorii mai lente și ocupă magistrala de date mai mult timp,mai ales în ciclurile de scriere. Din tabel se observa că circuitul de intrare/ieșire este comandat permanent pe intrare, mai puțin în operațiile de citire din memorie, când este comandat pe ieșire.

În acest caz, pentru memoriile cu magistrală comună de date, va apare o condiționare suplimentară în ciclurile de scriere,deoarece semnalul nu trebuie activat după semnalul .

Logica de comandă internă a circuitului I/O este mai simplă, făcându-se cu două semnale complementare, CCI=, după cum se observa în figura 4.7.

Figura 4.7. Controlul circuitului I/O cu două semnale.

4.5. Diagramele de citire/scriere a memoriei SRAM

Diagrama de semnale pentru ciclul de citire din memoria SRAM asincronă este ilustrată în figura 4.8, fiind similară diagramei de citire din memoria ROM. În diagramă sunt prezentate semnalele de comanda și cele două magistrale, de adrese și de date.

tC

ADR

=1

DATA

tA

Figura 4.8. Ciclul de citire din memoria SRAM.

La memoriile asincrone, o nouă operație poate începe după timpul de ciclu. La memoriile sincrone, adresele sunt memorate intern, ceea ce permite ca operații de același tip, citire sau scriere, la adrese succesive, să se facă prin incrementarea internă a adresei, fiind astfel mai rapide.

Ciclul de citire a datelor este identic cu cel de la memoria ROM, semnalul fiind bineînțeles dezactivat. La activarea semnalului adresele trebuie sa fie stabile înainte și trebuie să se mai mențină stabile încă cel puțin un timp după dezactivarea lui . Datele trebuie sa fie stabile cu cel puțin un timp înainte de frontul crescător al semnalului , și trebuie să mai fie menținute încă un timp minim după dezactivarea lui . Există, de asemenea, și o durată minima a pulsului de scriere. Trebuie menționat că se pot scrie date și prin activarea temporară a semnalului .

Diagrama de semnale pentru ciclul de scriere în memoria SRAM asincronă este ilustrată în figura 4.9.

ADR

=1

DATA

Figura 4.9. Ciclul de scriere în memoria SRAM asincronă.

Pentru memoriile SRAM asincrone cu magistrală comună de date, comandate doar de semnalul și , diagrama de semnale pentru ciclul de scriere este diferită, fiind ilustrată în figura 4.10.

ADR

DATA

Figura 4.10. Ciclul de scriere pentru SRAM fără .

În acest caz, se observă că magistrala de date este ocupata mai mult timp decât în cazul anterior. De asemenea, semnalul nu trebuie activat după semnalul , deoarece, în timpul scrierii, s-ar activa circuitul de ieșire din SRAM.

4.6. Concluzii

Memoria SRAM are o densitate de integrare mica, deoarece folosește un număr relativ mare de tranzistoare pentru locațiile de memorie. De aceea, realizarea unor capacități de memorie mari presupune un efort deosebit.

Particularitățile constructive ale celulelor de memorie SRAM generează o serie de dezavantaje, cum ar fi : densitate de integrare mică, preț unitar mare pe cuvântul de informație memorat, precum și un consum energetic mare. Chiar dacă memoria este realizată în tehnologii cu consum redus, acesta devine semnificativ, la capacități de memorare mari.

Concluzionând, putem spune că memoriile SRAM sunt memorii foarte rapide și scumpe, și de aceea, în sistemele de calcul, ele au capacități de memorare mici.

În general, sistemele de calcul simple au memoria RAM de lucru formată doar din circuite de memorie SRAM asincrona, cu capacități de memorare mici, de zeci-sute de Ko, și care memorează cuvinte de 8 biți.

Sistemele performante, care necesită viteze si capacități de memorare mari, folosesc memorii SRAM rapide, de obicei sincrone, doar pentru implementarea memoriei cache.

5. Proiectare

Proiectul reprezintă o sursa de date digitale, aceasta preia date de la un calculator IBM-PC prin portul paralel putând funcționa în două regimuri:

regimul de încărcare – calculatorul încarcă semnalul de test la memorie;

descarcă memoria, cu un tact de eșantionare de 8 KHz, pe magistrala seriala.

Sursa de date digitale este constituită din patru blocuri funcționale fiecare îndeplinind un rol precis în funcționarea circuitului. Aceste blocuri funcționale sunt:

numărătorul de adresă;

memoria și adresarea memoriei;

circuitul Time Slot Asigner (TSA);

semnalele de comandă a numărătorului de adresă.

Pentru testarea funcționări sursei de date digitale se folosește un calculator IBM-PC pe care rulează un program, realizat în limbajul de programare Turbo Pascal, care va genera datele ce vor fi transmise către sursa de date . Cuvintele de 8 biți generate de program sunt transferate prin interfața paralelă spre montajul experimental.

Sursa de date digitale este realizată în tehnologie TTL, în realizarea acesteia folosindu-se, o cupla paralel de 36 pini, două memorii SRAM, monostabile, numărătoare binare, registre de deplasare, comparatoare, decodificatoare și un multiplexor.

5.1. Memoria și adresarea memoriei

Pentru memorarea datelor, emise pe portul paralel, se folosesc două memorii CMOS SRAM, compatibile TTL și anume AS7C256A. Memoria are o capacitate de 32 Kbyte , un timp de adresare mic (10 ns), un consum redus atât în starea ACTIVE (495 mW), dar și în starea STANDBY (11 mW) cât și protecție contra descărcărilor electrostatice ESD (>2000 volts). Memoria are 8 pini de date notați I/O0……I/O7 și 15 linii de adresă notați A0……A14.

Structura unei memorii SRAM este asemănătoare cu cea a unei memorii ROM. Apare în plus semnalul (Write Enable) care, odată ce este activat pe zero logic, memorează datele de pe intrările de date la adresa indicată de intrările de adresă.

Semnalele de adresare ale memoriei sunt întotdeauna negate pentru a se limita consumul de curent. Dacă READ este zero logic atunci datele la ieșire Out Data= Q, dacă READ este unu logic atunci Out Data= High Z și bistabilul primește tact.

AA

D

Figura 5.1. Schema internă a unei memorii SRAM.

În cele ce urmează se va prezenta diagrama de scriere a datelor le memoria SRAM:

ADRESA

DATE

Figura.5.2. Forma de undă pentru ciclul de scriere a datelor la memoria SRAM.

La activarea semnalului adresele trebuie să fie stabile cu cel puțin un timp înainte și trebuie să se mai mențină stabile încă cel puțin un timp după dezactivarea lui . Datele trebuie să fie stabile cu cel puțin un timp înainte de frontul crescător al semnalului , și trebuie să mai fie menținute încă un timp minim , după dezactivarea lui . Se dă și o durată minimă a pulsului de scriere . Un ciclu de scriere este realizat prin punerea și în starea LOW.

Diagrama de citire a unei memorii SRAM este următoarea:

Figura 5.3. Forma de undă pentru ciclul de citire de la memoria SRAM

Un ciclu de citire este realizat prin trecerea și în starea LOW și prin trecerea în starea HIGH. Dacă este în starea LOW sau este în starea HIGH ieșirile sunt în înaltă impedanță.

Unde timpii reprezintă:

– durata unui ciclu de citire;

– timpul de accesare a adresei;

– timpul de accesare a ;

– timpul de accesare a ;

– timpul de așteptare înainte de schimbarea adresei;

– LOW ieșire în joasă impedanță;

– HIGH ieșirea în înaltă impedanță;

– LOW ieșirea în joasă impedanță;

– HIGH ieșirea în înaltă impedanță.

A

B

C

Figura 5.4. Semnalele ce adresează memoria SRAM.

La intrarea A se aplică semnalul provenit de la ultima celulă de numărare, de la numărătorul SN7493. La intrările B și C se aplică semnale luate din schema în care se obțin și semnalele de comandă a numărătorului de adresă astfel încât cele două blocuri funcționale, memoria și numărătorul de adrese, să funcționeze conform proiectării.

este semnalul folosit la selectarea memoriei. Memoria intră în Standby când este în starea HIGH. Dacă o memorie are starea HIGH atunci cealaltă are în starea LOW, în acest caz numai la memoria care are în starea LOW și tot în starea LOW se poate scrie (se scrie pe frontul crescător a ciclului de scriere). Un ciclu de citire are loc atunci când și se află în LOW și este în HIGH.

5.2. Numărătorul de adresă

Pentru a se face adresarea memoriilor se folosesc patru celule de numărare, fiecare numărând un cuvânt pe patru biți, astfel interconectate încât să numere un cuvânt pe 16 biți. Pentru că avem 15 linii de adresă, ultima linie de adresare -A16- de la celulele de numărare va fi trecută printr-o intrare inversoare și va comanda intrarea de la memorie, selectând astfel memoria.

O celulă de numărare este compusă din:

un numărător binar SN7493 – numără cuvântul pe 4 biți;

un registru de deplasare SN7495- în cazul nostru având starea MODE=1 (la circuitele TTL acest lucru se poate obține prin lăsarea în gol a intrării pinului respectiv) funcționează ca o memorie pe patru biți;

un comparator SN7485.

Intrările în primul comparator sunt lăsate în 1 logic considerându-se că înaintea acestuia a fost egalitate.

Figura 5.5. Celula de numărare

Celula de numărare funcționează astfel: numărătorul SN7493 primește tactul de numărare și numără un cuvânt pe patru biți. Pentru a putea folosi capacitatea de numărare maximă a circuitului integrat intrarea CKB este conectată la ieșirea QA. SN7495, circuit care în cazul nostru funcționează ca o memorie pe patru biți, memorează datele de la ieșirea numărătorului. Datele de la ieșirea numărătorului sunt comparate, de către SN7485, cu datele de la ieșirea circuitului SN7495. Dacă datele corespund atunci la ieșirea comparatorului vom avea 1 logic. Dacă la ieșirea celor patru comparatoare avem 1 logic atunci circuitul se resetează.

Circuitul integrat SN7493 are un pin de reset la zero. Dacă semnalul la intrarea acestui pin este în starea HIGH atunci circuitul se resetează și ieșirile sunt în starea LOW. Dacă la pinul de reset avem 0 logic atunci circuitul integrat numără.

Încărcarea paralelă a circuitul SN7495 se realizează dacă MODE este în starea HIGH, datele sunt memorate și apar la ieșire după tranziția HIGH – LOW a semnalului de la intrarea CLK2 (pin 8).

5.3. Circuitul Time Slot Asigner (TSA)

Circuitul TSA este un cadru de 80 impulsuri format din:

un numărător prin 8 SN7493;

un numărător decadic SN7490.

Pentru comandarea acestui circuit se folosesc semnalele ST-BUS: FRAME SINCRO (FS) și BUS CLOCK (BC). BC este tactul de numărare ce este aplicat celulei de numărare iar semnalul FS, sincronizarea de cadru va reseta circuitele integrate.

Ordinea biților pe ST-BUS este următoarea: primul se emite bitul cel mai semnificativ –bitul de semn, biții de segment și la urmă 4 biți de treaptă.

Semnalul BC are o frecvență de 640 Khz iar FS 8 Khz.

Figura 5.6. Circuitul Time Slot Asigner

Semnalul BC poate fi obținut cu ajutorul a două tehnologii și anume: three state și cu porți open-colector. Atât semnalul FS cât și BC sunt inversate în exteriorul plăcii de test (pe bus-ul serial). În momentul în care cele două semnale intră pe placa de test ele sunt trecute printr-o poartă inversoare, fiind active pe 1 logic, cu ajutorul a două inversoare open – colector (cu colectorul în gol). Cele două inversoare au și rol de amplificator de intrare.

Semnalul BC, reprezintă tactul de numărare, el fiind aplicat numărătorului SN7493 care trebuie să scoată la ieșire un cod binar ce va fi aplicat pe intrările de selecție a multiplexorului SN74151. QD nu este folosit pentru că multiplexorul are doar trei intrări de selecție și QD numără biții cei mai puțin semnificativi.

Semnalul FS reprezintă semnalul de reset, având ca rol resetarea circuitului, fiind practic semnalul de reset a circuitului. Pinul 14 CKB se conectează împreună cu QA pentru a folosi capacitatea maximă de numărarea circuitului. Pinul 14 CKA, al circuitului integrat SN7490, este conectat la pinul 8 ( QC) al circuitului integrat SN7493 pentru a se realiza sincronizarea. Tactul aplicat circuitului integrat SN7490 comută la 2 semnale de tact; astfel acest integrat are un tact mai lent decât SN7493 . FS pică când numărătorul se află în starea zero folosindu-se ori de câte ori este nevoie.

Numărătorul decadic are rolul de a furniza slotul 8, pentru aceasta fiind suficient ca ieșirile QD=1 și QA=0. La ieșirea numărătorului decadic folosim porți open – colector, ele având de asemenea și rolul de amplificator.

În funcție de semnalul de la ieșirea porții ȘI-NU se comandă multiplexorul, care emite date dacă la intrarea pinului de avem 0 logic.

5.4. Semnalele de comandă a celulei de numărare

Pentru a obține semnalele de comandă, a celulei de numărare, folosim semnalele de citire de la calculatorul IBM-PC, semnalele portului paralel. Pentru că în cadrul acestui proiect nu intenționăm scrierea la calculator,folosim numai semnalele de citire și anume: STROBE – activ LOW –semnal emis de calculator pentru a comunica perifericului că există informație validă pe liniile de date, INIT – activ LOW – folosit pentru reset (semnalul este inversat), SELECTIN – activ LOW – selectează terminalul, AUTULINEFEED – activ LOW. Aceste semnale intră într-un decodificator, circuit care identifică un cod de intrare prin activarea unei singure linii de ieșire.

Pentru că portul paralel lucrează la tensiuni și curenți mai mari, înainte ca semnalele să intre în decodificator, ele sunt trecute printr-o serie de rezistențe integrate. Fiecare rezistență are valoarea de 5 KΩ. La ieșirea decodificatorului semnalele sunt negate.

Figura 5.7. Schema din care se obțin semnalele de adresarea a numărătorului de adresă și semnalele de adresare a memoriei.

Semnalele venite pe portul paralel intră într-un decodificator, acesta având la ieșire activă o singură linie. Semnalele la intrarea decodificatorului sunt preluate de pe portul paralel, în funcție de liniile de program ce rulează în acel moment vom avea o anumită combinație binară la intrare și în funcție de această combinație este activă o anumită ieșire.

Pentru a se obține semnalul de numărare și resetare al celulelor se folosește un circuit bistabil, latch-ul format din două porți ȘI-NU, care are aplicat la cele două intrări semnalele și de la ieșirea decodificatorului. Acest bistabil memorează evenimentul marcat prin tranziția temporară a unei intrări în zero logic.

Dacă semnalul de la ieșirea (corespunzător la un circuit bistabil ) a decodificatorului este zero logic, atunci ieșirea va fi în 1 logic iar Q va fi 0 logic;

Dacă semnalul la ieșirea , a decodificatorului este 0 logic, atunci Q trece în 1 logic și în zero logic. Deci latch-ul memorează tranziția lui în zero logic prin poziționarea ieșirilor Q în 10. Se observă că activarea lui prin zero logic produce poziționarea ieșirii Q în 1 logic. Dacă ambele intrări ale bistabilului sunt în zero logic determină poziționarea ieșirilor Q și în 1 logic.

Semnalul de la ieșirea a de codificatorului va fi folosit pentru comanda de memorarea adreselor. Acesta este aplicat la pinul 8 de la circuitul integrat SN7495 care în cazul nostru funcționează ca o memorie pe patru biți.

Semnalul de la ieșirea este semnalul de scriere in memorie el având și rolul de a avansa numărătorul cu o poziție.

Pentru a obține semnalul de resetare a celulelor de numărare se folosește un circuit integrat care conține două monostabile redeclanșabile, capabile să genereze impulsuri de la câteva ns, până la impulsuri de durată mult mai mare. Aceste monostabile trebuie să anuleze numărarea. Pinul A are intrarea în starea LOW, iar intrarea CLEAR (CLR) este lăsată în aer deci este 1 logic. La intrarea B se aplică un semnal provenit de la o poartă ȘI-NU care are aplicate pe intrări semnalul BC și semnalul Q de la ieșirea bistabilului. La intrarea B declanșarea are loc când semnalul se află în starea HIGH, iar la intrarea A declanșarea are loc când semnalul se află în stare LOW.

Se aplică acest semnal pentru a da un impuls ce este poziționat cam la fel ca impulsul de reset, dar resetul să pice înaintea BC și să nu se suprapună cu momentul în care se produce hazardul (hazardul se produce pe frontul căzător al BC). Monostabilul dă un impuls de ștergere ce pică în pauza impulsului.

Conform tabelului de adevăr putem avea următoarele răspunsuri ale monostabilul

Tabel 5.1.Tabela de stări a monostabilului.

Figura 5.8. Circuitul cu care se face ajustare declanșării monostabilului.

Având în vedere că, în cazul schemei folosite, intrarea A se află în starea LOW si intrarea CLR se află în starea HIGH se observă că primul monostabil declanșează pe frontul crescător al semnalului ce provine de la intrarea B.

În cazul celui de al doilea monostabil intrarea CLR rămâne 1 logic dar, și intrarea B este lăsată în 1 logic, semnalul de la ieșirea Q a primului monostabil fiind aplicat intrării A. În acest caz monostabilul declanșează pe frontul căzător al semnalului de la intrarea A.

Ieșirea Q a monostabilului împreună cu ieșirea „=” a comparatorului, de la ultima celulă de numărare, intră într-o poartă logică ȘI-NU. Semnalul de la ieșirea acestei porți împreună cu semnalul de la decodificator comandă o poartă ȘI-NU, iar semnalul de la ieșirea acestei porți este semnalul comandă resetarea celulelor de numărare. Dacă la pinul de reset avem 1 logic atunci ieșirile QA, QB, QC și QD sunt în starea LOW, deci circuitul se resetează.

Pentru a comanda timpul de declanșare a monostabilelor se folosește un condensator în serie cu o rezistență, rezistența fiind alimentată la un capăt la o tensiune de 5V. Calculăm rezistența la o valoare la o valoare a condensatorului de 50 pF.

T=K RT C T = Perioada de declanșare

C = Condensator

RT = Rezistență

K = 0.28 – constantă

Pentru a calcula perioada de declanșare se folosește frecvența BC (640 Khz) iar reprezintă durata impulsului.

T==0.625μs

T=KRTC=0.625μsRT5010

RT=44.6 KΩ

Tot din cadrul acestei scheme se iau semnalele de comandă a memoriilor. este preluat de la ieșirea a bistabilului astfel citirea de la memorie este posibilă în momentul în care este în zero logic.

Semnalul este preluat de la ieșirea unei porți ȘI-NU care are pe intrare semnalul inversat de la ieșirea a decodificatorului, semnal ce comandă scrierea la memorie și ieșirea a bistabilului. Dacă pe ambele intrări avem 1 logic atunci se comandă scrierea la memorie.

5.5. Programarea portului paralel

Pentru a se putea emite semnalul de test trebuie realizată o parte de programare. Programele au fost realizate în Turbo Pascal. Programul folosit a fost împărțit în două pentru a fi mai ușor de realizat.

1. Primul program folosit în cadrul proiectului

unit d_lib;

interface * în `interface` declar numele procedurilor.

uses crt ;

const

dAdr = $378; *se declară adresele.

sAdr =$37a;

procedure Strobe (S : Byte); * manevrează semnalul Strobe.

procedure OutData (S , d: Byte);

implementation

procedure Strobe (S : Byte);

begin

port [sAdr] :=$0b; *scoate combinația 0 la ieșirea SN7442.

port [sAdr] :=not s xor $04; *inversează bitul ce ajunge inversat.

port [sAdr] :=$0b;

end;

procedure OutData (s , d : Byte); *dă o dată pe liniile paralele a portului.

begin

port [dAdr] :=d;

strobe (s);

end;

begin * inițializare; se rulează la intrarea în program.

Clrscr;

Writeln (` start program`);

Strobe (1);

end.

2. Al doilea program este folosit pentru comanda semnalelor emise pe portul paralel.

uses d_lib , crt;

var

K: Integer; *se declară variabila K.

begin

Writenln (`until <sp>`);

repeat;

strobe (1); * spune pe ce pin îmi dă impulsul la ieșirea decodificatorului.

for K :=0 to 4 do * se realizează un ciclu de scriere.

strobe (3); * prin această comandă se dă un impuls pe pinul al decodificatorului –face scrierea la memorie.

strobe (4); * se dă impuls pe pinul al decodificatorului –impuls ce are rol de a comanda SN7495

strobe (1); * se dă impuls pe pinul – impuls ce are rolul de a anula resetul memoriei.

strobe (2); * se dă impuls pe pinul – impuls ce are rolul de a comuta bistabilul.

delay (1);

until KeyPressed;

end.

Anexă

1.Circuite folosite în prelucrarea digitală a datelor

În această anexă vă sunt prezentate pe scurt circuitele digitale folosite în cadrul proiectului și anume: monostabile, bistabilul SRS ,bistabilul D-latch , bistabilul „JK-master-slave”,numărătorul binar sincron , registrul de deplasare .În continuare vom face o prezentare a acestor circuite.

Circuite monostabile

Circuitele monostabile sunt circuite basculante cu o singură stare stabilă si cu o stare cvasistabilă. Trecerea in stare cvasistabilă se realizează sub acțiunea unei comenzi exterioare, iar revenirea se face după un anumit timp, dependent numai de parametrii circuitului si nu de semnalele externe de comandă.

Durata stării cvasistabile este dată de circuitul extern de temporizare, format dintr-un grup RC. Stabilitatea acestei durate este una din cerințele principale impuse unui monostabil.

Un circuit monostabil poate fi făcut sa funcționeze și în regim de redeclanșare (retriggerable), când procesul cvasistaționar poate fi reînceput chiar și în timpul desfășurării ciclului de temporizare.

Circuitele monostabile se pot implementa cu componente discrete, cu porți logice sau cu circuite integrate specializate.

O schemă simplă de circuit monostabil cu porți CMOS este prezentata in figura 1. Pulsul de declanșare aplicat pe intrarea porții SAU-NU va determina comutarea ieșirii porții din 1 logic în 0 logic. Condensatorul C, reîncărcat, transmite impulsul pe poarta inversoare care comută și ea, iar Vout se aplică prin reacție celeilalte intrări în poarta SAU-NU, care poate substitui impulsul inițiator (bucla s-a închis). Durata minimă a impulsului de inițiere trebuie să fie egală cu suma timpilor de propagare prin cele două porți. Tensiunea pe condensator crește cu o constantă de timp RC și atunci când ating valoarea de prag VT, inversorul comută, iar tensiunea la ieșire revine la 0 logic.

Figura 1. Circuit monostabil cu porți CMOS

Dacă tensiunea de prag este cam jumătate din tensiunea de alimentare, atunci durata temporizării este de circa 0,69•R•C, valoare ce rezultă din rezolvarea ecuației de încărcare a unui condensator între două linii de tensiune cunoscute.

Stabilitatea unui circuit este destul de bună pentru că tensiunile de prag la circuitele CMOS nu sunt influențate de temperatură. După cum indică și relația de mai sus durata pulsului poate fi modificată prin reglarea valorilor rezistenței (R) și a condensatorului (C).

Circuite bistabile

Circuitul basculant bistabil de tip D-master-slave este folosit foarte rar și numai în scheme cu componente discrete .În circuitele integrate se folosesc doar patru tipuri de circuite basculante bistabile cunoscute sub numele: latch , latch cu tact , D-latch și bistabil de tip JK-master-slave.

Figura 2. Circuitul basculant S R (latch)

În figura 2. se prezintă circuitul basculant bistabil S R , care este cunoscut sub numele de Latch (în engleză latch înseamnă zăvor , lacăt , broască,etc ) .Tot în figură se prezintă diagrama de stări a circuitului basculant bistabil și in tabel de adevăr care explică funcționarea acestui circuit .Circuitul basculant latch este folosit în circuite care implementează logica de comandă și în construcția altor circuite basculante bistabile.

Funcționare . Circuitul basculant bistabil S R are două semnale de intrare notate S și R (notațiile provin de la termenii tehnici englezi sei și reset care sunt folosiți în sensul de acționare și revenire ) .Circuitul are de asemenea două semnale de ieșire notate Q și Q’ , circuitul funcționând corect dacă , în stare stabilă, Q’= Q. Din acest motiv combinația semnalelor de intrare : S=0 și R=0 este interzisă pentru că dă la ieșireQ=1 și Q’=1.

Circuitul basculant S R are două stări stabile Q=0 și Q’=1 sau Q=1 și Q’=0 după cum se vede în diagrama de stări de mai sus . Aceste stări sunt stabile atât timp cât S=1 și R=1 (în tabel pentru starea stabilă se folosesc notațiile Q=Q și Q’=Q’). În diagrama de stări a circuitului sunt patru tranziții:

Starea Q=0 și Q’=1 este stabilă atât timp cât S=1;

Starea Q=1 și Q’=0 este stabilă atât timp cât R=1;

Pe frontul căzător al semnalului S are loc tranziția Q→ 1 și Q’→0 dacă în prealabil bistabilul a fost în starea Q=0 și Q’=1;

Pe frontul căzător al semnalului R are loc tranziția Q=0 și Q’=1 dacă în prealabil bistabilul a fost în starea Q=1 și Q’=0;

Figura 3. Circuitul basculant SR cu tact.

În figura 3. se prezintă circuitul basculant bistabil latch cu tact (SR cu tact). Circuitul basculant bistabil SR cu tact este un element component al altor circuite basculante bistabile( vezi figurile 4 și 5) .Funcționarea circuitului poate fi înțeleasă din tabelul din figura 1. dacă se ține seama că S’=S·C și R’=R·C .

Figura 4.Circuitul basculant D-latch.

În figura 4. se prezintă schema circuitului basculant bistabil D-latch și simbolul uzual pentru reprezentarea acestui circuit .Circuitul basculant D-latch este folosit pentru memorarea unui semnal digital . De obicei bistabilele D-latch sunt organizate în registre de memorare.

Funcționare. Atât timp cât C=1 bistabilul D-latch este „transparent” adică Q=D .Dacă C=0 bistabilul D-latch memorează semnalul D din momentul începerii frontului căzător a semnalului C. Se recomandă ca semnalul D să fie stabil (adică să nu aibă tranziții ) înaintea și în timpul frontului căzător a semnalului C (tact) .În cazul circuitului basculant D-latch combinația S’=0 și R’=0 nu poate apare.

Figura 5. Registrul de memorare format din 8 bistabile.

În figura 5. este prezentat un registru de memorare de 8 biți construit cu bistabile D-latch .În timpul impulsului tact =1 bistabilele se încarcă cu semnalele de la intrările Do…….D7.

Figura 6.Circuitul basculant bistabil JK- master- slave

În figura 6. se prezintă schemele circuitului basculant bistabil JK –master -slave și un tabel care explică funcționarea circuitului. Circuitul basculant bistabil JK –master – slave este folosit în circuite care implementează logica de comandă, în numărătoare și în registre de deplasare.

Funcționare. Din figură se observă că circuitul basculant JK- master-slave se compune din două bistabile latch cu tact. Primul bistabil poartă numele master iar al doilea este slave. Această denumire provine de la faptul că decizia privind starea bistabilului este luată de master în funcție de combinația de la intrările J și K iar pe urmă conținutul bistabilului master este transferat în bistabilul slave. Bistabilul master este comandat de semnalul C iar bistabilul slave este comandat de semnalul C după ce este inversat de un inversor cu prag scăzut. În acest fel se obține tact-ul complet.

Figura 7. Tact-ul complet al bistabilului JK-master- slave.

Prin tact complet se înțelege un semnal de tact ce are patru faze:

bistabilul master este blocat iar bistabilul slave este deschis;

ambele bistabile sunt blocate;

bistabilul master este deschis iar bistabilul slave este blocat;

ambele bistabile sunt deschise.

Funcționare:

dacă J=0 și K=0, după trecerea fontului căzător al tactului, circuitul basculant bistabil JK -master-slave își păstrează starea inițială;

dacă J=1 și K=0, după trecerea fontului căzător al tact-ului, circuitul basculant bistabil JK- master- slave trece în starea Q=1 și Q’=0;

dacă J=0 și K=1, după trecerea fontului căzător al tact-ului, circuitul basculant bistabil JK -master-slave trece în starea Q=0 și Q’=1;

dacă J=1 și K=1, după trecerea fontului căzător al tact-ului, circuitul basculant bistabil JK-master – slave trece în starea complementară, adică Q→Q și, respectiv, Q’→Q’.

Cele două semnale de ieșire Q și Q’ sunt întotdeauna complementare (adică Q’=Q) indiferent de combinația de la intrările J și K. Se recomandă ca semnalele de intrare J și K să fie stabile înaintea și în timpul frontului căzător al semnalului C. În figura 5. se observă că bistabilul slave are două semnale directe de comandă notate S și R. Când este comandat direct de semnalele S și R, bistabilul slave funcționează la fel ca și bistabilul latch. Se recomandă ca semnalele S și R să fie active între tact-uri, adică înaintea și ăn timpul frontului căzător a semnalului C semnalele ele să fie S=1 și R=1.

Atât timp cât dacă J=1 și K=1 bistabilul JK-master –slave este o celulă de numărare binară.

Numărătoare binare

În majoritatea echipamentelor numerice se găsesc circuite basculante bistabile în scheme de numărătoare .Ele sunt utilizate nu numai pentru numărare ci și pentru comanda secvenței de operare a unui sistem ,divizarea frecvenței precum și pentru construirea unor operatori matematici.

În sensul cel mai elementar ,numărătoarele sunt sisteme cu memorie ,adică,ele memorează numărul de impulsuri de tact care au fost aplicate la intrare .Secvența în care este stocată informația depinde de cerințele aplicației și de libertatea de acțiune a proiectantului schemei logice .Multe dintre cele mai cunoscute numărătoare sunt realizate sub formă de circuite integrate.

Mai multe bistabile care împreună îndeplinesc o funcție formează un registru. Numele unui registru desemnează funcția pe care o îndeplinește :registru de numărare, registru de deplasare, registru de memorare, etc.

Figura 8.numărătorul asincron în baza 8.

În figura 8. se prezintă două variante de registru de numărare format din 3 bistabile, deci registrul este un numărător în baza 2³=8. Numărătorul are două semnale de comandă : tact (clock) pentru impulsurile care se numără și reset pentru aducere la zero a numărătorului. Pentru ca bistabilele QA, QB și Q C să îndeplinească funcția de numărător binar, intrările J și K trebuie conectate la nivel logic 1 sau la tensiune pozitivă de alimentare. Dacă numărătorul este încorporat într-un circuit integrat atunci intările care sunt inutile nu mai sunt construite, după cum se vede în figura 7.b. Un circuit bistabil de tip JK-master-slave la care intrările J și K nu sunt folosite se numește circuit basculant bistabil de tip T.

In cazul circuitelor integrate TTL intările J și K pot să fie neconectate pentru că o intrare neconectată este implicit în nivelul logic 1. În czul circuitelor integrate CMOS sau în cazul utilizării unui program de analiză a circuitului (de exemplu PSpice) intările J și K trbuie conectate la nivelul logic 1.

Funcționare .

Între două fronturi căzătoare succesive ale tact-ului valoarea din registrul de numărare din figura 6 este :

V=QC2² +QB2¹+QA2° ,

unde V=0….7. bara de deasupra notației reset (vezi figura 7) indică faptul că semnalul reset este activ pe nivelul logic 0 adică numărătorul este adus la valoarea V=0 pe frontul căzător al semnalului reset.

Fie al n-lea tact după frontul crescător al semnalului reset. După frontul căzătoral următorului impuls de tact valoarea registrului de numărare este:

V=(n+1)mod 8 ,

Unde operația mod8 indică faptul că rezultatul numărării este în clasa de resturi modulo 8.

Figura 9.Secvența de numărare a numărătorului binar asincron în baza 8

În figura 9 se prezintă secvența de numărare a numărătorului binar asincron în baza 8. Se observă că, între frontul căzător al impulsului aplicat la intrarea C a bistabilului și între ieșirea Q a aceluiași bistabil există un decalaj notat dt ( vezi figura 8). Pentru circuitele integrate TTL timpul de propagare dt=10…..25ns (vezi catalogul Texas Instruments), pentru circuitele integrate CMOS din seria 40xx este de până la 130 ns(vezi catalogul RCA). Cu cât sunt mai multe celule de numărare, cu atât aceste decalaje se acumulează, creează un defazaj nedorit, care poate produce un impuls de tip „hazard” atunci când aceste semnale sunt prelucrate cu ajutorul unor porți logice.

În privința semnalelor reset și tact există o restricție: între frontul crescător al semnalului rest și frontul căzător al următorului impuls de tact este nevoie să fie un interval de timp de rezervă.

Figura 10. Numărătorul sincron in baza 8.

În figura 10 se prezintă schema numărătorului sincron cu bistabile JK-master-slave. Se observă că toate bistabilele au același tact deci comută sincron. Un bistabil din acest numărător își schimbă starea dacă toate bistabilele precedente sunt în starea Q=1 (vezi figurile 9 și 10). În cazul numărătorului din figura 9 nu există riscul apariției hazardului pentru că intervalele de timp dt, din figura 8, nu se mai acumulează.

Registre de deplasare

Mai multe bistabile de tip JK-master-slave care sunt conectate în serie formează un registru de deplasare.

Figura 11. Registru de deplasare format din 8 bistabile.

Pentru exemplificare în figura 12 se prezintă schema registrului de deplasare, de 4 biți, SN7495 construit în tehnologie TTL.

Figura 12. Registru de deplasare SN7495.

Registrul de deplasare se compune din 4 circuite JK-master-slave. Semnalul mode control precizează funcția îndeplinită de circuitul integrat SN7495:

dacă mode=0 se folosește intrarea serial input și funcția îndeplinită de circuit este de registru de deplasare de patru biți, adică cele patru circuite basculante bistabile sunt conectate în serie (vezi figurile 10 și 11).

dacă mode=1 se folosesc intrările A, B, C și D și circuitul îndeplinește funcția de registru de memorare. Adică cele patru circuite basculante bistabile sunt încărcate în paralel.

Atenție: circuitele basculante bistabile ale circuitului SN7495 sunt de tip JK-master-slave, deci cele patru bistabile comută după frontul căzător al impulsului de tact. Modurile de lucru pot fi comutate în timpul funcționării iar pentru fiecare mod de lucru este prevăzută câte o intrare de tact. Registrele de deplasare se folosesc la construcția codoarelor și decodoarelor pentru coduri de linie.

Circuite de uz general

Multiplexorul

Notat prescurtat MUX, multiplexorul realizează funcția inversă demultiplexorului, adică permite transmiterea datelor de la una din cele 2 căi de intrare la o singura cale de ieșire. Selecția unei anumite intrări de date se face prin aplicarea unui cod binar pe n linii de intrare , linii care sunt intrările de selecție. Structura multiplexorului pentru n=2 este dată in figura 12. Activarea intrării (Enable) pe 0 logic permite accesul datelor de la una din cele patru intrări de date (I0, I1, I2 si I3) la ieșirile sau W. Selecția intrării se face printr-un cod binar aplicat pe intrările de selecție A și B.

Figura 113. Structura multiplexorului pentru n=2.

Extinderea capacității de multiplexare de la 2 linii de intrare la ( 2 ) linii de intrare se face prin utilizarea unui număr de 2 multiplexoare si a unui decodificator cu 2 linii de ieșire care validează accesul la multiplexoare

Decodificatorul

Notat prescurtat DCD, decodificatorul, este un circuit care identifică un cod de intrare prin activarea unei singure linii de ieșire. Dacă circuitul are n variabile binare de intrare, atunci numărul liniilor de ieșire este 2. Figura13 arata structura circuitului pentru n=2. Intrările porților SI-NU sunt astfel conectate încât la ieșiri se obțin complementele tuturor minitermenilor funcției de doua variabile, A si B. Perechile de inversoare pe intrări sunt necesare pentru ca fiecare intrare în circuitul integrat sa fie văzută ca intrare intr-o singură poarta logica. În acest fel se respectă caracteristicile de intrare standard pentru familia logică respectivă.

Figura 14. Structura și tabelul de adevăr a decodificatorului pentru n=2.

2. Circuite utilizate

1.Circuitul integrat SN7400

Circuitul integrat SN7400contine 4 porți logice ȘI-NU cu câte doua intrări si are configurația pinilor prezentată în figura 1.

Figura 1. Configurația pinilor circuitului integrat SN7400

În cadrul acestui proiect folosim de asemenea și circuitul integrat SN7403, singura diferență dintre acesta și SN7400 este aceea că SN7403 are porți cu colectorul în gol.

De asemenea folosim circuitul integrat SN7404 care are în structura sa porți inversoare.

2.Circuitul integrat SN 7442

Circuitul integrat SN7442 este un decodificator binar-zecimal și are configurația terminalelor prezentata în figura:

Figura. Configurația pinilor circuitului integrat SN 7442

Decodificatorul SN7442 identifică un cod de intrare dat de intrările A, B, C și D prin activarea unei singure linii din cele 7 notate pe figura 0……6.

3.Circuitul integrat SN 7490

SN 7490 este un numărător decadic care conține 4 bistabile master-slave astfel interconectate încât să realizeze un divizor prin 2 si un divizor prin 5. Configurația pinilor circuitului integrat SN7490 este prezentată în figura 2.

Figura.3. Configurația pinilor circuitului integrat SN7490

Intrările de inițializare R0(1), R0(2), R9(1) si R9(2) inhiba intrările de numărare și aduc toate ieșirile în starea zero sau în starea corespunzătoare reprezentării în cod BCD a cifrei 9. Utilizarea acestui circuit integrat ca numărător BCD impune conectarea intrării CB la ieșirea QA și aplicarea impulsurilor de numărare pe intrarea CA

4.Circuitul integrat SN7495

SN54/7495 si SN54L/74L95 sunt registre de deplasare de 4 biți cu posibilitate de încărcare paralela ,având accesibile ieșirile tuturor bistabilelor .In felul acesta, in funcție de starea intrării „comanda de mod” ,deplasarea poate avea loc spre dreapta sau spre stânga .Pentru a asigura o si mai mare flexibilitate, prin comanda de mod se selectează CLK 1pt modul de deplasare spre dreapta si CLK 2 pentru modul de încărcare paralela (deplasare spre stânga ). Daca este nevoie de un singur semnal de tact atunci intrările celor doua tacte se leagă împreuna. Informația se transfera pe frontul negativ al impulsului de tact.

Figura.4. Configurația pinilor circuitului integrat SN7495

Încărcarea paralelă este obținută prin aplicarea a 4 biți de date și trecerea” mode control” în starea high. Datele sunt încărcate și apar la ieșire după trecerea din starea high-low a CLK 2.

SN7495A poate fi alimentat la o tensiune cuprinsă între 4.75 și 5,25 V el putând lucra la temperaturi cuprinse între 0-70 °C .

5.Numărătorul binar SN54/7493A

Acest numărător binar de 4 biți este alcătuit din patru bistabile master-slave interconectate intern astfel încât să formeze un numărător divizor prin 2 și un numărător divizor prin 8 ( figura de mai jos).

Figura.5. Configurația pinilor circuitului integrat SN7493

Pentru a folosi la maxim puterea de numărare a acestor circuite CKB este conectat la ieșirea QA . Impulsurile de intrare sunt aplicate la intrarea CKA .

SN7495A poate fi alimentat la o tensiune cuprinsă între 4.75V și 5.25V și poate lucra la temperaturi cuprinse între 0 și 70 °C .

6.COMPARATOR PE 4 BIȚI – SN7485

Comparatorul pe 4 biți SN7485 execută o comparație între codurile binare sau codurile BCD (8-4-2-1) .Comparatorul ia trei decizii , în legătură cu cele două cuvinte de 4 biți (A și B), care apoi la cele trei ieșiri . Aceste circuite pot fi folosite cuvintelor mai mari de 4 biți prin conectarea în cascadă a mai multor comparatoare .Astfel ultimul comparator va ajunge sa aibă la ieșire biții cei mai importanți .Din această cauză A=B trebuie să aibă aplicat un voltaj mai mare.

Figura.6. Configurația pinilor circuitului integrat SN7485

SN7485 este alimentat la o tensiune nominală de 5V el putând lucra la temperaturi între 0și 70°C.

7.Circuitul integrat SN74151

Circuitul integrat SN74151 este un multiplexor cu 8 intrări de date, cu o intrare de validare activă pe zero logic și doua ieșiri complementare. Configurația pinilor acestui integrat este prezentată în figura:

Figura.7. Configurația pinilor circuitului integrat SN74151

8. Circuitul integrat K 155A Ґ3

Circuitul integrat are în componența sa două monostabile redeclanșabile capabile să genereze, la ieșire, impulsuri de la câteva ns, până la un ciclu impulsuri cu o durată mult mai mare. Pinul A este o intrare declanșabilă în starea LOW,iar pinul B este o intrare declanșabilă în starea HIGH.

Figura 8. Configurația pinilor circuitului integrat K 155A Ґ3.

Lungimea impulsului de declanșare este dată de valoarea condensatorului și a rezistenței exterioare. O dată declanșat mărimea impulsului poate fi extinsă redeclanșând una din intrările A sau B, sau poate fi redusă prin utilizarea intrării Clear (CLR).

9. Memoria SRAM

Memoria AS7C256A este un circuit CMOS de înaltă performanță:144-bit Static Random – Memory(SRAM) 32,768 words × 8 bits . Este folosit în aplicațiile ce necesită o viteză superioară la un voltaj mic aici incluzând PENTIUM ,POWERPC cât ți calculatoarele portabile. Acest circuit permite folosirea unei tensiuni de 3,3V fără a sacrifica performanțele circuitului.

Fig.9. Configurația pinilor circuitului integrat AS7256A

Circuitul intră în Standby când CE este în starea HIGH. CMOS consumă în Standby mai puțin de 3,6mW. În cazul unei folosiri normale circuitul oferă o reducere a puterii cu 75% după accesul inițial, rezultând astfel o reducere importantă de putere în timpul în care procesorul lucrează. Circuitul folosește o tensiune de 2V pentru memorarea datelor.

Timpul de acces mic (tAA ,tRC, tWC) de 10/12/15/20, dar și o ieșire rapidă(tOE) de 3/3/4/5 sunt ideale pentru aplicațiile rapide . Intrarea „chip enable” permite extinderea memoriei prin punera mai multor circuite în cascadă.

Un ciclu de scris este realizat prin trecerea “chip enable” și “write enable” în satrea LOW. Datele de intrare ce sunt aplicate la cele opt intrări I/O0-IO/7 sunt scrise pe panta crescătoare a WE (write cycle 1) sau CE (write cycle 2).

Un ciclu de citire este realizat prin trecerea “chip enable ” (CE) și ”output enable ” (OE) în starea LOW în timp ce “write enble” (WE) este HIGH. Când “chip enable” sau “output enable” sunt în starea HIGH sau “write enable” în starea LOW ieșirile trec în înaltă impedanță.

AS7C256A este TTL compatibil și acceptă o tensiune de 5V. Circuitul poate lucra la temperaturi cuprinse între -55 și 125 °C.

BIBLIOGRAFIE :

Rustem Popa: „Analiza și sinteza sistemelor numerice”, Editura Fundației Universitare „Dunărea de Jos” Galați.

Rustem Popa, Mircea Iliev: „Analiza și sinteza sistemelor numerice. Aplicații” , Editura Fundației Universitare „Dunărea de Jos” Galați.

Viorel Nicolau: „Arhitectura calculatoarelor 1”, Editura Cartea Universitară.

www.unitbv.ro/faculties/biblio/interfețe_specializate/pdf/cursuri-pdf/Tehnici%20de%20interfatare/CAP4.PDF