10. CIRCUITE DE MEMORI E, CIRCUITE LOGICE PROGRAMABILE 10.1.Circuite de memorie Circuitele de memorie sunt circuite care asigur ă posibilitatea de… [617083]

10. CIRCUITE DE MEMORI E, CIRCUITE LOGICE PROGRAMABILE

10.1.Circuite de memorie

Circuitele de memorie sunt circuite care asigur ă posibilitatea de reg ăsire a
unor informa ții reprezentate sub forma binar ă și care au fost stocate anterior. Din
punct de vedere al modulu i de u tilizare, memoriile se clasific ă astfel:

– ROM, PROM, EPROM – memorii ce pot fi doar citite în sistemul care le utilizeaz ă;
ștergerea informa ției este posibil ă doar în cazul EPROM și nu este selectiv ă
– RAM, EEPROM – me morii ce permit atâ t citirea cât și înscrierea informa ției.

10.1.1 Memorii R OM

Memoriile ROM ( Read Only Memories ) sunt circuite de memorie care permi t
citirea informa ției înscris ă în prealabil de c ătre fabricant. Aceste memorii sunt
nevolatile, adică informa ția nu se distruge la dispari ția tensiunii de alimentare.
Structura lor interna este conceput ă matricial, în fiecare nod al matricii fiind memorat
câte bit de informa ție.
Vcc
D2 D1 D0 DmOE 2n-1CS An-1A0
A1
A2
E 0
1
2
DCD

Figura 10.1 Structura de prin cipiu a unei m emorii ROM
127

cap.10 Circuite de memorie, ci rcuite logic e programabile

tRC tOE
tCS
tA D OE CS t
t
t t
tRC A

Figura 10.2 Diagrame de tim p pentru o m emorie ROM

Liniile matricii (0 ÷ 2n-1) sunt activate de ie șirile un ui decodificator ale c ărui
intrări sunt conectate la liniile de adresare. Coloanele matricii sunt conectate la liniile
de date prin intermediul unor amplificatoare având ie șiri three-state.
Semnalul CS realizeaz ă selecția circu itului (el poa te controla și starea
ieșirilor).Semnalul OE controleaz ă numai starea circuit elor de ie șire. Dacă CS = 1,
cuvântul aplicat pe intr ările de adres ă determin ă activarea unei linii a matricii de
memorare. Dac ă în nodurile de pe ac easta linie exist ă conexiuni pe colonele
respective poten țialul va fi determinat de ie șirile decodificatorului, respectiv ”0” logic.
Dacă nu s unt realizate c onexiuni în noduri, poten țialul coloanelor respective este
corespunz ător lui „1” logic, determinat prin rezisten țele legate la Vcc. Infor mația de
pe cele m coloane de date este prezentat ă la ieșire dacă OE = 1 .
Pentru func ționarea corect ă este necesar ă satisfacerea anumitor condi ții
temporale (figura 10.2), principalii param etri de timp fiind cei de mai jos.
ƒ tRC – durata ciclului de citire (intervalul de timp între dou ă schimbări de adres ă)
ƒ tA – timpul de acces la memorie (timpul scurs de la stabilirea a dreselor pân ă la
obținerea datelor de ie șire)
ƒ tCS – timpul scurs de la CS = 1 pân ă la obținerea datelor la ie șire
ƒ tOE – timpul scurs de la OE = 1 pân ă la apariția datelor la ie șire
ƒ tOH – timpul de men ținere a datelor la ie șire după ce OE este dezactivat (OE = 0).

Memoriile PROM ( Programmable Read Only Mem ories) sunt circuite de
memorie a c ăror conținut poate fi progr amat o singura dat ă, de către utilizator. Dup ă
înscrierea informa ției, aceasta nu mai poate fi ștearsă.

Memoriile EPROM ( Electrically Programmabl e Read Only Memories ) au
posib ilitate a de înscriere repetat ă a conținutului, ștergerea acestora f ăcându-se prin
expunere la radia ție ultravioletă. Ștergerea este neselectiv ă.

Memoriile EEP ROM sau E2PRO M (Electrically Erasab le Read Only Memorie s)
elimină dezavantajele circuitelor EPROM: ștergerea întregului con ținut, timp de
ștergere ridicat, necesitatea scoater ii circuitului din circuit pentru ștergere. Ștergerea
128

BAZELE PROIECT ĂRII CIRCUITELOR NUMERICE
informației din celule de memorare se realizeaz ă în c azul EE PROM prin aplicarea
unor tensiuni de comand ă a ștergerii, selectiv, pentru o celul ă sau un grup de celule.

10.1.2 Memorii RAM

Memoriile RAM sunt memorii vola tile la c are memorarea informa ției log ice se
face folosind structuri de tip circ uit bascu lant bistabil. Denum irea (Random Access
Memory) s e datoreaz ă faptului c ă accesul la orice cuv ânt al mem oriei se realizeaz ă
în același interval de timp, spre deoseb ire de memoriile cu ac ces serial, la care
trebuie parcurse toate cuvint ele, de la adres a prezent ă la adresa dorit ă.
Structura unei mem orii RAM este tot matricial ă, în fiecare nod al matricii
existând o celul ă de memorare. Dac ă celula de memorare are la baz ă o structura de
bistabil, memoria este de tip static (SRAM) iar dac ă celula de memorare are la bază
înmagazinarea, pentru o durat ă finită, a unei sarcini electrice pe un condensator,
memoria este de tip dinamic (DRAM) și necesită reîmp rospătarea periodic ă a sarcinii
electrice pe capacit ățile de stocare ( refresh ). Memoriile DRAM pre zintă capac itate de
integrare mult superioar ă memoriilor SRAM dar necesit ă o logic ă suplimentar ă
pentru refresh .
Structura unei memorii SRAM este prezentat ă în figura 10.3 iar diagramele de
timp corespunz ătoare citirii, respectiv scrier ii sunt descrise in figura 10.4.

Am An+1 An+2
DEC

MM
n = m/2 An A0
A1
A2
DEC DI
CS
WR
D DO

CS WR operație
1 x neselectat
0 0 scriere
0 1 citire

Figura 10.3 Structura de prin cipiu a unei m emorii SRAM

Căile de înscriere (DI – data in) și de citire ( DO – data out) pot fi s eparate sau
pot fi comune, caz în care intrarea se face printr-o poart ă cu validare ( 0 WR=+CS ),
iar ieșirea printr-un amplificator three-state comandat corespunz ător
( 1 WR,0 CS == ).
Structura intern ă poate fi detaliat ă ca în figura 10.5.

129

cap.10 Circuite de memorie, ci rcuite logic e programabile

A tR
t
t t t
D WRCS CS
WR
Dt
t
t t tW
A
tSU tH

Figura 10.4 Diagrame de tim p citire/scriere SRAM

CS
WRD

Am An+2 An+1
MUX/DMUX

MM
An A1
A2
A3 DCD

RAS
WRCAS CLRL
D

MUX/DMUX

MM
An A1
A2 DCD

Figura 10.5 Structura i nternă SRAM, DRAM
130

BAZELE PROIECT ĂRII CIRCUITELOR NUMERICE
Cu ajutorul liniilor de adres ă A1÷An se poate selecta, prin intermediul
decodific atorului DCD, una din liniile matricii de memorare. Bi ții ce constituie lin ia
adresată de decodific ator sunt aplica ți unui multiplexor/demul tiplexor (MUX/DMUX)
comandat de semnalul WR. Liniile de adres ă An+1÷Am selecteaz ă una dintre
coloanele de date, conec tând-o la linia extern ă de date D. Decodificator ul este
validat de semnalul CS. Un ciclu de memorie const ă în selectar ea unei linii ( CS,
A1÷An ) și apoi, dup ă o întârziere dictat ă de propagarea prin decodificator și matricea
de memorie, selectarea unei c oloane (A n+1÷Am, WR). Adresele lin iilor și coloanelor
nu sunt de ci necesar e simultan. Utilizâ nd latch -uri, se poate imagina o schem ă în
care liniile pentru A 1 ÷ An să fie c omune cu cele pentru A n+1÷Am, dacă n=m/2. Acesta
este principiul folos it la realizare a memo riilor DRAM. Operarea se face prin aplic area
pe liniile de adres ă a adresei de linie, care este memorat ă în RL pe frontul negativ al
RAS , apoi pe acelea și linii de adres ă se aplică adresa de coloan ă care este strobat ă
în CL pe frontul negat iv al CAS . Sensul datelor și funcția structurii MUX/DMUX s unt
determinate de polarit atea semnalului WR.
În cazul memoriilor dinamice (DRAM), având în vede re că celulele memoriei
DRAM fun cționează pe baza stoc ării unei sarcini electrice pe o capacitate și că
această capacitate se descarc ă în timp, este necesar ă o opera ție de reîmprosp ătare
a memoriei care s ă reîncarce capacitatea c el puțin o dată la 2ms. Reîmprosp ătarea
se poate face simultan pentru toate celu lele de pe o linie iar procesul de
reîmprosp ătare a informa ției log ice se nu mește refresh . Operațiunea de refresh
presupune citirea con ținutului memoriei înainte ca acesta s ă se deterioreze și
reînscrierea celulelor, deci neces ită o logică suplimentar ă.

CS
WR D2m-1Dm
Dm+1M1
Dm-1D1D0
An A1
A2
M2

Figura 10.6 Modificarea geom etriei m emoriei
prin expandarea cuvântului m emorat

131

cap.10 Circuite de memorie, ci rcuite logic e programabile

10.1.3 Modificarea ge ometriei m emoriilor

Prin modificarea geometriei se realizeaz ă circuite de memorie cu num ăr de
cuvinte sau num ăr de biți pe cuvânt diferit de cel al circuitelor disponibile. Pentru
modificarea num ărului de bi ți pe cuvânt se conec tează în p aralel c ircuitele d e
memorie disponibile. Semnalele de control și adresele sunt comune, func ționarea
circuitelor fiind simulta nă (figura 10.6).
Pentru modificarea num ărului d e cuvinte, se aplic ă memoriilor folosite un
număr de lin ii de adresă corespunz ător capacit ății lor. Adresa de rang imediat
superior se folose ște pentru aplic area selectiv ă a semnalelor de control ( CS)
folosind o logic ă suplimentar ă cu porți OR (fi gura 10.7). Lini ile de date sunt comune.

10.1.4 Aplica ții ale memoriilor în sinteza dispozitiv elor numerice

Circuitele de memorie pot fi folosite pentru a sint etiza circuite logice
combina ționale sau c ircuite logice secven țiale, caz în care din schem ă trebuie s ă
facă parte și circuite pentru memorarea st ării. Pentru a realiz a un circui t
combina țional, variabilele de intrare se aplic ă pe liniile de adres ă. În fiecare loca ție a
memoriei se înscriu valorile func țiilor corespunz ătoare vectorului de intrare ce
reprezint ă adresa loc ației respec tive (figura 10.8).

CS
WR
M2 M1
Dm-1 D1D0A1
A2

An
An+1

Figura 10.7 Modificarea geom etriei m emoriei
prin expandarea num ărului de c uvinte (expandarea adreselor)

132

BAZELE PROIECT ĂRII CIRCUITELOR NUMERICE

An-1 … A1 A0 Dm-1 … D1 D0 CS
xn-1 … x1 x0 zm-1 … z1 z0
1 x … x x HZ … HZ HZ
0 0 … 0 0 0 … 0 1
0 0 … 0 1 1 … 0 1
0 0 … 1 0 1 … 1 0 …
…
…
…
…
…
…
0 1 … 1 1 0 … 1 0 M A0
A1
An-1 D0
D1
Dm-1 x0
x1
xn-1 z0
z1
zm-1
CS

Figura 10.8 Sinteza unui circuit combina țional folosind me morii

Pentru sint eza unui s istem secven țial este necesar ă obținerea v ectorului de
stare, memorarea acestuia și realizarea vect orului de ie șire, în fun cție de vec torul de
stare și de vectorul intrare. Sistemul secven țial va fi constituit dintr-o memorie car e
conține în fiecare loca ție a sa vectorii y n+1 și zn, adresa loca ției fiin d fixată de y n și xn
(ecuațiile 10.1, figura 10.9).

( 10.1)

==+
)y,x(g z)y,x(f y
nn nnn 1n

T yn yn+1
m
m p zn Xn
k
RM M

R
Figura 10.9 Sinteza unui circuit secven țial folosind m emorii

Semnalul R este folosit pentru rese tarea registrului de memorie RM, deci
pentru aducerea sistemului în starea ini țială. Evoluția sistemului este determinat ă de
ceasul T.

10.2 Matrici logice programabile (PLA)

PLA-uril e (Prgramm able Logic Area ) sunt circuite care con țin o arie de por ți
logice interconectabile ce permit i mplement area unei game foarte variate de CLC. În
punctele de conexiune intern ă sunt plasate siguran țe fuzibile care pot fi arse, sau nu,
de către uti lizator, ob ținându-se astfel schema dorit ă.
133

cap.10 Circuite de memorie, ci rcuite logic e programabile

Circuitul co nține o matrice AND, o matrice OR și un circuit de ie șire. Forma
canonică disjunctiv ă a unei func ții booleene este de forma 10.2.
∑∑∏
==−
== =
1f1 f)n(
k1n
0jj Q )x( zjσ ( 10.2)

Matricea AND este constituit ă din circuite AND ce realizeaz ă termenii Q k(n) ,
care au pe intr ări variabilele de intrare iix,x . Matricea OR conține circuit e
conectabile la toate ie șirile circ uitelor AND și permite realizarea formei canonic e
disjunctive, FCD, a func ției booleene (z). Circuitul de ie șire conține circuite XOR car e
permit ob ținerea func ției logice z sau a inversei acesteia ( z) și buffere thr ee-state
controlate de un semnal de validare a ie șirii, OE, (figura 10.10).

OEIn-1 I1 I0
Om-1O0
O1

Figura 10.10 Structura de principiu a unei matrici logice program abile, PLA
134

BAZELE PROIECT ĂRII CIRCUITELOR NUMERICE
PLA-urile pot fi folos ite și pentru sinteza sistemelor secven țiale, permițând
obținerea v ectorilor de stare y n+1 și de ieșire zn. Pentru întârzierea vectorului de stare
se folose ște un circuit de memorare (bistabil sau registru de memorie) ca și în cazul
folosirii me moriilor pe ntru sinteza CLS.

10.3 Secven țiatoare logice programabile (PLS)

PLS-uril e (Programmable Logic Sequenc etor) permit realiz area circuitelor
logice secven țiale prin materializa rea relațiilor cunoscute (vezi rela țiile 10.1).

Schema bloc a unui astfel de circuit este prezentat ă în figura 10.11.

nx
nx
ny
ny
1ny+
OE OR’ OR AND’AND
zn z*
n-1 zn-1 yn xn
TB
B'
A
M'
CPL

M

Figura 10.11 Schem a bloc a unui secven țiator logic programabil (PLS)

Semnifica ția blocurilor func ționale și a semnalelor din figura 10.11 este urm ătoarea:

ƒ B, B' – buffere de intrare
ƒ AND, AND' – matrici AND
ƒ CPL – matrice complementar ă (permite realizarea unei reac ții
asincrone între OR și matricea AND în scopul minimiz ării
numărului de termeni AND)
ƒ OR, OR' – matrici OR
ƒ M, M' – elemente de me mora re (bistabile R-S)
ƒ A – amplific atoare three-state de ie șire
ƒ OE – semnal de validare a ie șirilor
ƒ T – semnal de ceas

Structura matricii complem entare CPL este prezentat ă în figura 10.12.
135

cap.10 Circuite de memorie, circuite logic e programabi le

136

Figura 10.12 Structura m atricii complementare CPL

Dacă nu se utilizeaz ă matricea CPL, si guranțele fuzibil e vor fi arse în
totalitatea lor. Dac ă, de exemplu, dou ă matrici AND furnizeaz ă mintermii Q 1 și Q2 și
este necesar ă și reali zarea unui termen 2 1 i Q Q+=Q , se folosesc posibilit ățile oferite
de matricea CPL (figura 10.13).

Qi Q2 Q1 Qi Q2 Q1

Figura 10.13 Realizarea unor termeni folosind m atricea c omplementar ă CPL